田小敏

【摘 要】随着EDA技术、CPLD/FPGA的迅猛发展以及相关软件的日益成熟，利用计算机来设计计算机成为一种行之有效且势在必行的新方式。本文基于Q uartus II 6.0的图形设计方式，辅助Verilog HDL语言，以封装的基本逻辑单元为基础设计了4位定点除法器。仿真结果表明，本文设计的除法器能够完成预期的除法运算功能。

【关键词】Q uartus； II 6.0；除法器设计；CPLD/FPGA

1 手工除法运算方法分析

计算机内部数据一般用补码表示[1]，为了找出适合于计算机运算器执行的除法运算方法，下面以4位二进制数为例分析手工除法算法[2]。

正整数做除法运算时，商的数码由高到低生成，确定商之前需要比较被除数与除数位数相同的部分是否够减，不够减商位0，够减商为1[3]。由于这种试商操作是从被除数的高位开始的，为了保证位数的一致性，将被除数的最高位填写3个”0”，然后进行4位数的比较。每次得到的部分差要左移一位，最低位要由被除数没参加比较的下一位填充。当被除数的最低位数码经过试商，前次部分差和此次一位商与除数的积相减后，得到的部分差就是余数。

分析该手工除法运算方法可知：当部分积为0时，要直接将前次部分差左移一位，使之低3位的成为下一次的被减数的高3位，否则，将本次减法运算的结果左移一位，使之成为被减数的高3位。

整个除法的运算过程认定除数是不动的，那么被除数和商是每步相减之后，到要左移一位，添加下面一位，然后与一位乘积做减法。

2 正整数除法器设计