赵 鹏，杨 飞

(1.榆林学院 信息工程学院，陕西 榆林 719000；2.榆林学院 学报编辑部，陕西 榆林 719000)

随着数码技术、半导体制造技术以及网络技术的迅速发展，目前市场和业界都面临着跨越各平台的视讯、影音、通讯大整合时代的到来，CMOS图像传感器因其低成本，低功耗，高度集成化[1-3]，单一工作电压而成为广泛关注的对象。随着CMOS图像传感器研究深入和工艺的不断发展，CMOS图像传感器芯片具有高集成度、低功耗、低成本和高可靠性的优点，逐渐在监控、手机、数码相机、汽车、医疗等领域得到广泛的应用。例如光流体显微镜就是利用CMOS图像传感器代替原来的透镜光学成像系统，使得整个显微镜的体积大大降低。不仅如此，CMOS图像传感器还可以将检验电路集成在整个光学显微镜系统内，从而实现血液的采集处理显示一体化，实时显示采集的样本结果。特别适合户外医疗和检验条件还不成熟的偏远农村地区。另外汽车领域也是近几年CMOS图像传感器快速增长的一个市场。自动驾驶是未来汽车发展的大趋势，各大厂商都在大力研发自动驾驶技术。而作为汽车眼睛的CMOS图像传感器则是自动驾驶中的关键技术，其将识别到的图像信息传递给汽车的控制系统，控制系统根据收到的信息判断车外的环境状况，最终给汽车下达正确的指令。目前图像传感器对汽车上的应用已经非常普遍，而且越来越受到人们的重视，如倒车影像、360全景影像、电子后视镜等。自动化程度越高其相应的传感器数量也越多，如最近发布的蔚来汽车上搭载了11颗CMOS图像传感器，用来获取车身周围的环境状况和车内驾驶人员的疲劳程度，大大提高了行驶的安全性。随着CMOS影像传感器在汽车上的广泛应用，直接提高了全球CMOS图像传感器市场增长率。从2014年至2021年，全球 CMOS影像传感器市场预计将以10.6%的年复合增长率(CAGR)增长，在2021年达到162亿美元的市场规模。

而模数转换器(ADC)作为CMOS图像传感器中重要成像模块，其性能直接影响CMOS图像传感器的最终成像质量。而流水线ADC因其高速和高精度而受到广泛关注，一个流水线ADC就可以处理整个像素阵列的信息[4-6]。相对于采用单斜ADC,其优点是面积小、功耗低和不存在固定噪声。所以研究一款适合高动态CMOS图像传感器的流水线ADC成为必要。

1 流水线ADC工作原理

流水线ADC是两步式ADC的基础发展而来[7]，基本原理是将转换精度分到各级子ADC中，经过了N次转换后，最后各级数字结果整合到一起输出。在互补交叠时钟控制下，每级子电路同时工作，可以得到高速的性能，通过增多子电路级数量和引入校正误差技术能获得较高的分辨率。

流水线ADC由采样保持电路、各级流水线电路、延时对准电路、数字校正电路等组成，带隙基准电路、偏置电路构成为整个系统提供稳定的电源，两项不交叠时钟电路为系统产生控制信号，其系统结构如图1所示。每一级的流水线由采样保持电路、粗DAC、增益电路、粗ADC、做差电路组成。其中将采样保持电路、粗DAC、做差电路合在一起称为乘法MDAC。流水线级在两相不交叠时钟电路的控制下以流水线的模式工作，即半个时钟周期，本级转换级将采样上级转换级输出的差值信号，同样下级转换级将输出剩余差值信号；另外半个时钟周期，本级转换级将产生剩余差值信号，同时下级转换级采样本级所输出的剩余差值信号，这样实现输入信号流水线的转换处理。

ADC工作时，采样保持电路对输入模拟信号采样，把模拟信号进行转换成离散的数字信号；在保持时，把采样的结果输出到第一级，成为第一级输入信号Vi；第一级采样保持电路再对Vi采样保持，较低分辨率的ADC对Vi粗略的转换，将获得的B位数字结果送入移位寄存器，同时作为子DAC数字输入，将粗略数字信号输出转换成模拟信号；将采样保持电路获得模拟信号减去子DAC产生模拟信号，获得的余差信号在放大相被放大器放大到倍，作为第二级子流水线输入信号；在互补交叠时钟控制下，各级子ADC同时工作，由于各级的输入信号都要经过采样、保持、做差、放大后才能输出数字码，故前级的输入数字码总要快于后级输出的数字码，所以对前级输出的数字码通过寄存器进行相应的延迟，以使得和后级的数字码同步，最后各级子ADC产生的数字码通过数字校正电路产生最后的输出结果。

本文选择1.5bit/级的结构，这种结构流水线ADC的每一级输出有3个数字码：00、01、10，由于，所以采用这种的ADC被叫做1.5bit/级流水线ADC。

图1 流水线ADC结构示意图

2 流水线ADC设计

2.1采样保持电路

热噪声是流水线ADC中最主要的噪声，虽然可以通过增加采样电容值来减少噪声，但是过大的电容会导致芯片的面积和功耗的增加，同时对ADC的转换速率也会产生影响。因此对热噪声、速度、功耗以及面积折衷考虑后，本文设计的采样保持电路结构形式为电容翻转型，结构如图2所示。假设运放的共模反馈电路将运放的输出共模强制为V_cm,根据电荷守恒定律可得：

(Vin+-Vcm)CS=(Vout+-Vopa)Cs

(1)

(Vin--Vcm)CS=(Vout--Vopa)Cs

(2)

两式相减可得

Vin=Vout

(3)

其中，Vin=Vin+-Vin-，Vout=Vout+-Vout-，可以看出实现了差模采样。

图2 容翻转型采样保持电路

2.2 子ADC

子ADC的误差主要是由比较器的失调误差引起的，可以采用数字校正技术来消除误差，即将级间增益减少，然后再将比较器的判别电平向右偏移引入冗余位，最后将每一级的数字输出叠位相加得到整个ADC的数字输出。采用这种方法可以校正在-1/4Vref和1/4Vref内的比较器的失调误差。本文所设计的流水线ADC每级的精度为1.5 bit，故需两个比较器来划分整个输入范围，两个比较器的阈值电压分别为和。子ADC的结构如图3所示。比较器的输出端接一反相器可以对比较器的输出码进行整形，同时增加对后级电路驱动能力。

图3 子ADC结构示意图

从比较器的增益和速度两个角度考虑，文章选取动态比较器作为子ADC的比较器，其结构原理如图4所示。比较器的工作过程分为两个阶段：复位阶段和比较阶段。复位阶段时，clk为低电平，M15～M17和Mpl，Mp2导通，M14关闭。锁存器内部所有的内部节点被预充电到高电压。比较阶段，当CLK开始上升时，M15～M17和Mpl，Mp2开关关闭，晶体管M18～M2l截止，尾电流源M14导通，输入对管M1和M2处于正常工作状态，差分输入电压信号转换成差分电流，差分电流会导致S1和S2两个节点电压下降速度不同。当某个节点电压下降达到触发再生锁存器的阈值电压时，就会触发再生锁存器工作，从而实现快速建立输出结果。

图4 可再生动态锁存器结构图

比较器失调主要是电流失配和MOS管的阈值电压失配引起的。根据锁存器工作的过程，其失调电压包括两个阶段：第一个阶段，S1与S2节点电压开始下降但还未触发再生锁存器工作，这个阶段的失调电压主要是差分输入晶体管M12与M13失调电压;第二个阶段，S1、S2节点电压已经触发了再生锁存器，这个阶段的失调电压主要是再生锁存器内部的MOS管之间的失调电压，即主要是M19和M2l与M18和M20的失调电压。

2.3 MDAC的设计

本文设计的每级 1.5 位MDAC 结构如图5所示。该电路是全差分结构 MDAC，工作在两相非交叠时钟(S1和S2)控制下。S1为采样相，S2为放大相。Sle是S1的同相时钟，只不过其下降沿提前S，S1f其又下降沿提前Sle。时序如图5右边所示。

图5 每级1.5位MDAC电路结构

采样模式时，S1、Sle和S1f控制的开关需要闭合导通，由S2控制的开关需要关断，够成负反馈。输入信号 Vin在MDAC 的采样电容Cs与Cf被采集和建立起来。在采样模式即将结束时，为了对输入信号下极板采样，Sle和S1f控制的开关首先会关断。当S1下降沿到来时，采样阶段结束。在放大模式时，S1、Sle和S1f控制的开关关断，S2控制的开关导通， MDAC 中的运放对信号进行放大。同时比较器判断并选择 MDAC 差减的信号。假设Latch锁存与编码电路编码消耗的时间是tc，那么MDAC开始放大有效信号时间是从上S2升沿后直到tc才开始。因此信号应该尽快通过比较器获得比较结果。

采样模式时，运放构成负反馈，对输入经行信号采样，输入信号在采样电容Cs与Cf上被采集建立起来。采样开关是CMOS开关，导通时最少有一个MOS管处在线性区。采样模式时，电路误差来自采样开关热噪声和电荷注入、时钟馈通引起的噪声。此时，输入节点的电荷如公式(4)(5)所示。

Qin+，φ1=(Vin+-Vcm)(Cf1+Cs1)

(4)

Qin-，φ1=(Vin--Vcm)(Cf2+Cs2)

(5)

在放大模式时，电路对信号进行做差与放大。此时，S1、Sle和S1f控制的开关关断，S2控制的开关导通，子ADC的输出值选择要减去的参考值。电容Cs采样端连接到参考电平，Cf接到反馈电容。假设正负输入端连接的参考电压分别V1和V2，此时输入节点总电荷为：

Qin+，φ2=Cf1(Vout+-Vcm)+Cs1(V1-Vcm)

(6)

Qin+，φ2=Cf2(Vout--Vcm)+Cs2(V1-Vcm)

(7)

根据电荷守恒得：

(Vin+-Vcm)(Cf1+Cs1)=Cf1(Vout+-Vcm)+Cs1(V1-VCM)

(8)

(Vin--Vcm)(Cf2+Cs2)=Cf2(Vout--Vcm)+Cs2(V2-VCM)

(9)

整理后得：

(10)

(11)

将两式进行相减，获得1.5 位/级 MDAC传输函数如公式(12)所示：

(12)

式中S为-1，0，1 中之一个值，当Cs=Cf时可得

3 仿真结果

在UMC 0.11um CMOS工艺条件下，对各模块电路进行设计，用spectre和MATLAB对其进行了仿真。首先采用码密度分析法ADC进行静态仿真，码密度分析法是对ADC输出的数字码进行采集并保存，统计得到的每个码出现的个数就是这个码对应的码密度，最后利用得到的码密度进行计算得到每一个码对应的模拟输入信号宽度，这样就可以计算DNL和INL。测试流水线ADC的静态性能时，要使输入信号频率与采样频率具有不相关性，否则就会出现大量的失码与重码。流水线ADC的静态性能仿真结果如图6所示，从图中可以看出，DNL为-0.29～0.298LSB，INL为-0.295～0.248LSB，满足设计要求。

图6 ADC静态性能仿真结果

在输入信号频率fin约为48.8828KHz的情况下，对流水线ADC的动态性能进行了仿真测试，频谱图如图7所示。从图中可以得出SFDR为65.18dB，SNDR为60.012dB, SNR为70.5dB, THD为-63.2dB，ENOB为9.676bit。满足设计要求。

图7 流水线ADC的频谱图

4 总结

本文采用理论计算与spectre仿真设计验证的模拟IC设计方法实现一款10位10MSPS流水线ADC。ADC主要由采样保持电路、子ADC和MDAC等电路构成。电路在UMC 0.11um CMOS工艺下进行设计和仿真验证。仿真结果表明，ADC的DNL为-0.29～0.298LSB，INL为-0.29～0.24LSB，SFDR为65.18dB，SNDR为60.012dB，ENOB为9.676bit，动态范围为66.3dB，该结果满足高动态CMOS图像传感器的系统要求。