王硕，齐贺飞，王鑫

（中国电子科技集团公司第十三研究所，河北 石家庄 050001）

0 引言

随着通信频段从3G时代向4G时代迈进，无线通信的频率达到了一个新的高度，对更高频的数模转换器和频率合成器需求日益旺盛，通常采样更新频率要求都在1GHz以上，由于目前单通道数字频率合成器已经逼近当前工艺下的理论极限，为了满足对更高频段的时钟进行直接合成，突破单通道数字电路时钟频率的限制，提高性能指标，多路合成数字频率合成器应运而生。

1 延迟锁相分频器设计

SiGe工艺中的NPN三极管的截止频率性能优越，而DAC（Digital to Analog Converter）的性能直接影响到输出频率的范围，由于奈奎斯特采样定理限制，DAC输出信号的频率不能超过时钟频率的一半。为了实现更高的无杂散动态范围等性能考虑，输出频率最多不能超过33%的时钟采样频率，因此为了提高DDS（DirectDigital Synthesizer）输出的范围[1]，应首先尽可能地提高数字信号的频率。由于模拟电路的稳定性、精度、功率等系统要求，并出于降低成本、高性能等考虑，芯片工艺节点受限制较多，目前能满足要求的电路只能选择0.35um的工艺节点[2]，在相对成熟的工艺节点下，由于性能限制，DDS 的查表电路存储器电路的设计只能实现150MHz的时钟频率，而通过八个子通道合成，最高可以实现1.2GHz的数字信号刷新率，最高输出频率可达400MHz。因此采用0.35um SiGe工艺成为目前设计高速低成本DDS电路的最佳选择[3]。

本文提出了一种方案，将八个子通道的数字电路实现DDS的查表功能，通过并转串电路实现八通道的时间交织。……