李怡 高军萍 李琦 王娇 王彤

摘要 在极化码连续消除列表（SCL）算法中译码时延是提升译码性能的关键，度量排序是译码时延的重要部分。为了降低译码时度量排序的时间消耗，首次将并行全比较排序应用到极化码译码度量排序中，并提出一种简化全比较（SPF）改进结构以降低硬件消耗。经过数据分析表明，在硬件相差无几的情况下，当列表长度为8时，传统剪切双调排序结构（PBS）的延时是简化全比较（SPF）结构的2.25倍。FPGA仿真的实验结果表明，简化全比较（SPF）结构具备排序延时低和硬件效率高的特点。

关 键 词 极化码;SCL译码;度量排序;并行算法;全比较

中图分类号 TN911.22     文献标志码 A

An improved metrics sorter for SCL decoding of polar codes

LI Yi， GAO Junping， LI Qi， WANG Jiao， WANG Tong

（School of Electronics and Information Engineering， Hebei University of Technology， Tianjin 300401， China）

Abstract The successive cancellation list （SCL） decoding is an effective method for decoding polar codes. During SCL decoding， time consumption is significantly caused by metrics sorting. In order to reduce the sorting latency， parallel full comparison is applied for the first time to sort metrics of SCL decoding. We propose an improved SPF so to reduce hardware consumption. The latency of traditional pruned bitonic sorter （PBS） is 2.25 times that of our proposed simplified structure， when the list size is 8. With the analysis and the simulation of FPGA in our paper， we can prove that our simplified architecture can preserve the low-latency and get the high hardware efficiency.

Key words polar codes; SCL decoding; metrics sorting; parallel algorithm; full comparison

0 引言

应用于5G控制信道的极化码是一种基于信道极化现象的信道编码方式，因其编译码复杂度低且理论上已证明可达信道容量，故而成为信道编码领域的研究热点[1-2]。极化码的一种译码算法——连续消除列表（Successive Cancellation List，SCL）算法在对信息位比特进行估计时，保留的L条路径会扩展为2L条候选路径，每条候路径都对应一个度量值[3]。在SCL译码电路设计中，一个比较关键的问题是从2L条候选路径中选出度量最小的L条路径，该功能由度量排序器完成。因此，在SCL译码算法的译码电路中，度量排序器的设计至关重要[4]。

减少排序延时和硬件消耗是度量排序器设计的关键。为了降低排序时延，全双调排序系统（Full Bitonic Sorter，FBS）被应用到度量排序中，其利用了双调序列的结构特点，具有灵活性强、有利于模块化的优点[4]。为了进一步降低排序时延和硬件消耗，在原双调排序的基础上，提出一种剪切的双调排序方法（Pruned Bitonic Sorter，PBS）。……