马惠兰（西北民族大学电气工程学院，兰州，730030）



从表决器设计看组合逻辑电路设计方法

马惠兰
（西北民族大学电气工程学院，兰州，730030）

摘要：组合逻辑电路是数字电路很重要的组成部分，其设计方法的掌握程度直接关系到数字系统的设计能力。本文通过三个实验，采用不同的方法设计了四变量多数表决器，并验证了其逻辑功能，进一步对组合逻辑电路的设计方法进行了分析总结，表现了数字电路设计的灵活性，锻炼了学生的动手能力。

关键词：表决器；组合逻辑电路；设计方法

0　引言

数字电路根据逻辑功能不同，分为组合逻辑电路和时序逻辑电路两大类。而组合逻辑电路的分析和设计还是时序逻辑电路分析和设计的基础，特别是设计方法。所以，熟练掌握组合逻辑电路的设计方法对于学习时序逻辑电路乃至数字系统的设计显得尤为重要。以四变量多数表决器为例，分别采用门电路、译码器和数据选择器进行设计，并在实验箱上进行逻辑功能验证。

1　四变量多数表决器设计要求

四变量多数表决器的设计要求是：当输入变量A、B、C、D有3个或3个以上为1时输出为1，输入为其他状态时输出为0。

设四变量多数表决器逻辑函数为Y，列出其真值表如表1所示。

由真值表得到函数Y的逻辑表达式为：

2　四变量多数表决器设计方法

2.1用与非门设计

用与非门设计组合逻辑电路，需要把逻辑函数转换成与非—与非式。上述四变量多数表决器逻辑函数Y利用卡诺图化简，形式转换得到：