邹文英，徐新宇，徐 睿

（中国电子科技集团公司第58研究所，江苏 无锡 214035）

1 引言

集成电路的后端设计过程是从RTL综合到GDSII数据的实现过程，一个好的芯片版图设计为集成电路物理设计和实施奠定了良好的基础。随着集成电路工艺与设计技术的不断发展，如何缩短芯片的设计周期，同时解决芯片特征尺寸缩小、芯片规模增大、时钟频率提高以及电压降等因素使芯片物理设计复杂度越来越高的问题，已成为版图设计师需面临的主要挑战。用自动布局布线工具来完成芯片后端设计可以节省宝贵的设计时间，但后端设计绝不仅仅是自动化工具的掌握和应用，结合电路特点开发有针对性的后端设计流程对芯片的成功起着关键性作用。

本文介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计的过程，其中包括了设计之前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线过程，另外还介绍了如何预防串扰和如何保证芯片时序能够满足设计要求。

2 芯片介绍

芯片是一款为用户定制的专用芯片，采用0.18μm 1P4M Salicide CMOS工艺。芯片内部集成一个双端口的SRAM IP宏单元，规模约为15万门，工作频率100MHz。电路电源电压为3.3V，电源、地引脚分为两组，其中一组为芯片内核及端口前级驱动供电；另一组为芯片上所有端口后级驱动供电。

3 芯片后端设计流程

此芯片后端设计采用Cadence公司Soc Encounter工具进行自动布局布线，芯片物理验证使用Mentor Graphics公司Calibre进行版图的DRC/LVS等检查，最后使用主流寄生参数提取工具Star-RCXT进行寄生参数提取并将抽取的网表用于门级与晶体管级的混合后仿真验证。……