基于COFDM技术的电缆调制解调器的设计

2010-08-06储蓄蓄

通信技术 2010年3期

储蓄蓄，陈伟，樊丰

(电子科技大学电子工程学院，四川成都 610054)

0 引言

编码正交频分复用是一种新型高效编码调制技术，它不仅包含了OFDM调制技术的所有优点，还能消除OFDM调制不能解决的多径传播引起的时间选择性衰落和多普勒频移的影响。因此COFDM调制技术已经受到了人们普遍的关注。本文基于TI公司的TMS320C6415高性能数字处理器，设计了一套完整的COFDM无线调制解调器方案：包括随机化、RS编译码、交织、映射、FFT和IFFT算法，所有算法都是使用汇编语言编程针对TMS320C6415实现的。

1 COFDM调制解调器的方案设计

如何将OFDM调制技术结合性能优越的FEC信道编码[1]，来进一步提高系统抗噪声性能，以期在信噪比(S/N)相同时显著降低误码率，提高通信的传输速率及可靠性。采用RS(里德一所罗门)纠错编码作为信道编码。因为RS码为非二进制循环码和极大最小距离码，距离特性好，非常适于纠正突发性错误。

基于该RS纠错编码、数据交织技术对误码率的保证及OFDM本身对衰落和干扰的良好抵御能力，映射时就可用要求传输特性很高的M-QAM(多进制正交幅度调制)调制手段来获得更高的传输速率，采用AGC控制技术，跟踪信号幅度的缓慢变化，以提高AD采样的信噪比。本文设计的整个COFDM测井电缆调制解调器的传输流程见下页图1所示。

协议层数据首先进入输入数据缓冲器，物理层打包器根据比特缓冲器及输入数据缓冲器的状态从输入数据缓冲器中获取数据打包，或者输出空包。

映射模块根据比特分配表的值对每一个子载波从输入数据缓冲器中获取比特数据并进行星座映射。

1.1 随机化

从物理层打包器输出的字节流需要进入扰码器进行随机化，即将输入比特与一伪随机比特相异或得到输出比特，伪随机序列发生多项式[2]为：

扰码器逻辑结构如下页图2所示。

图1 COFDM测井电缆调制解调器结构框

图2 加扰器

PRBS每超帧以及每输出2048字节后复位一次，复位时加载初始化比特1001,0101,0000,000B。

1.2 RS编码

外信道编码采用由原体系的RS(255,239,t=8)码衍生的缩短的Seed-Solomon码[3]构成，每一个随机化数据块后增加16字节的校验数据，以产生一个误码保护包，即RS校验包。

RS码的码生成多项式：

域生成多项式：

其中HEX02λ=，编码的原理如图3所示。

图3 RS编码器

1.3 卷积交织

交织技术[3]就是为了对付多径衰落和屏蔽引起的突发错误，使突发错误信道变为随机差错信道。交织器是由输入输出转向器和随长度增加的I排移位寄存器阵列组成，来自编码器的编码序列依次输入各排移位寄存器，经过I次输入之后，又从第一排移位寄存器进行输入以实现周期性的交织。在接收端解调之后进行交织，也就是I次输入之后恢复开始的状态，这就完成了一个交织/去交织的过程。I、M为交织参数，M代表处理单元的字节数。交织/解交织的原理如图4所示。RS编码输出结果进入I＝8，M＝16的卷积交织器，每个RS包的第一个字节从交织器的0支路通过。

1.4 映射

将每个RS编码输出的数据块送入一个比特缓冲区，字节的MSB优先进入缓冲区，如下：

根据比特分配的结果第 i个子载波上分配的比特数为Nbi个， Nbi的范围是从1～9比特。依次从 BN中取出 Nbi比特分配给第i个子载波，则第i个子载波上分配的比特记为一个比特向量：

采用格雷码映射将每一个比特向量映射为一个复数iz。

图4 交织/解交织原理

1.5 IFFT和FFT算法模块

经IFFT变换后直接输出两倍采样的实基带信号，IFFT变换需要做相应的预处理，预处理过程如下：

设OFDM符号在频域经补0后组织为256维复向量：

① 对 ZIFFT(k)进行共轭复制构成512维复向量：

② 设同时输入两行经共轭复制的OFDM频域符号，记为 Xm(k)和 Xm+1(k)：

即：

xm(n)即为 Xm(k)两倍采样的实基带输出，(n)即为(k )两倍采样的实基带输出。

在接收端，对接收的OFDM模拟信号进行采样，恢复出x(n)，则有X(k)=FFT[x(n)]，通过星座图的反映射和并/串变换，就实现了OFDM解调。系统框图如图1所示。

1.6 子载波调整

数据在频域组帧后被映射为一个复数向量：

m是上行/下行信道的第一个子信道的标号，n是上行/下行信道的最后一个子信道的标号。进行FFT变换前首先应该将Z前后补充0，组成256维复数向量然后就可以采用上面描述的方法进行IFFT变换。

1.7 保护间隙[5]

在测井电缆传输系统中，由于回波时差的原因，OFDM信号的严格正交性受到破坏，因此造成了信道间干扰和码间干扰。为了提高系统的性能消除这些影响，需要对码元加保护时间段。一个OFDM符号长度为有效符号长度加上保护间隔长度，即819.2+204.8=1024 us,如图5所示。

图5 OFDM符号

2 DSP实现

2.1 DSP芯片－TMS320C6415

编码器的核心部件采用TMS320C6415。这是TI公司的一款高性能的固定点的数字信号处理器，工作频率最大可支持 720 MHz，DSP内核采用超长指令集架构(VLIW)。其基于VelcociTI.2结构，有三条最高速率可达133 MHz的外部总线，一是作为高速无缝连接的同步或异步存储器接口总线，数据率可达1.1 Gb/s；二是用于低速外设接口总线；三是用于支持工业标准的主机接口总线。它还有三个灵活的多通道缓冲串口，每个多通道缓冲串口都可以提供 100 Mb/s的附加处理能力。它增强的直接存储器和存取控制器(EDMA)，可以通过64个独立的通路提供超过2 Gb/s的I/O带宽。另外，它还有两级片内 Cache(高速缓冲存储器），允许系统设计者使用更低速率、更便宜的外部存储器来存储数据和程序，并可保持设备的高性能，使程序设计者能够快速地开发出高性能的程序代码。

本设计采用多通道缓冲串行口 McBSP[6]来完成数据的发送与接收。其功能如下：

① 全双工通信；

② 双缓冲发送及三缓冲接收数据寄存器，允许连续的数据流通信；

③ 接收、发送可独立进行组帧和同步；

④ 可直接与符合工业标准的编解码器、模拟接口芯片及其他串行A/D和D/A器件接口；

⑤ 使用外部移位时钟或内部频率可编程移位时钟；

⑥ 多达128个通道的多通道发送和接收能力；

⑦ 数据字长度可选：8，12，16，20，24或32 bit；

⑧ 具有μ-律和A-律压扩功能；

⑨ 比特数据传递时可选择高位或低位在先；

⑩ 帧同步和数据时钟的极性可编程；

2.2 硬件实现[6]

调制部分的子程序被系统调用前，由串行接收数据引脚BDR输入的信号，在外部接收帧同步信号FSR和时钟CLKR的作用下移入位寄存器RSR一旦接收到1个字(位数由RCR寄存器确定)，而且上一个存储在接收寄存器DRR中的数据已被CPU取走，则当前数据进入DRR，同时产生串口中断。CPU将数据存到接收缓冲区。当1帧数据接收完成后，将其复制到buffer段，并开始对该帧数据进行随机化和RS编码，接着再接收下一帧，同时调用交织和映射程序对RS编码数据进行交织编码装入数据存储器。然后程序从数据存储区读取一帧数据，并行放入IFFT工作区的相应位置，随后进行IFFT以及加入循环前缀(即复制数据的后若干位插入到数据的前段)处理。将其结果存放在发送缓冲区经发送数据寄存器DXR通过引脚BDX输出。

接收过程与发送数据过程基本类似也是采用中断的方式进行，只是数据流方向相反。这里为了和信源速率保持一致，我们将BFSR和CLKR引脚设最为输入状态，采用外部的接收帧同步信号和接收时钟信号，而发送时的帧同步信号和时钟信号由DSP内部的采样率发生器经过分频得到(分频因子和帧周期分别由SRGR寄存器的CLKGDV和FPER确定)。