张 跃,张 腾,黄润华,柏 松

(南京电子器件研究所 宽禁带功率半导体器件国家重点实验室,江苏 南京 210016)

相比双极性晶体管,功率MOSFET 作为一种电压控制型器件具有输入阻抗高、开关时间短、功率密度大以及栅极驱动电路简单等优点[1],被广泛应用于电力电子功率转换系统中[2]。

电力电子系统的发展对更低导通损耗、更高工作频率、更高击穿电压的新型电力电子器件的需求更加迫切[3]。传统的硅材料器件制作工艺成熟,但材料本身性能限制了硅器件在极端工作环境下的应用[4]。相比硅材料,SiC 材料具有更大的禁带宽度、更高的击穿电场和热导率,成为制作能够适应极端环境的大功率器件的最重要半导体材料之一[5]。

SiC 槽栅MOSFET(UMOSFET)器件采用了槽栅结构,导电沟道由横向改为纵向,有效节约了器件面积,并且消除了JFET 效应,使得比导通电阻得到降低[6]。1994 年,Palmour 等首次报道制备了击穿电压为330 V、比导通电阻为33 mΩ·cm2的SiC UMOSFET 器件[7],通过外延生长形成沟道区域(P-well)和源区(N+),通过深槽刻蚀工艺形成栅区。这种槽栅结构没有JFET 区,可以有效减小导通电阻,然而UMOS 器件槽栅底部和拐角处电场集中,对器件可靠性有着不利影响[8]。文献[9～11]提出了几种保护栅氧化层的屏蔽结构,这些结构虽然可以减小栅氧化层尖峰电场,但会使得比导通电阻增大。

本文在尽量减小栅氧化层尖峰电场的前提下,对SiC UMOSFET 器件的击穿电压和导通电阻进行优化设计研究。以上SiC UMOSFET 器件的沟槽均为U 型沟槽,U 型沟槽的问题是底部只有两个拐角,在关断状态下拐角处的栅氧化层电场集中,易发生击穿。故本文提出一种台阶状沟槽型SiC MOSFET 器件,将沟槽底部设计成台阶状,并对台阶数量、宽度、深度等参数进行拉偏,通过TCAD 软件进行优化仿真,显示了台阶沟槽各项结构参数对击穿电压(BV)、比导通电阻(Ron,sp)以及栅氧化层尖峰电场(Eox)的影响。并进行了形成台阶的相关实验,得到了一种制备形貌良好的台阶的可行性方案,并基于此给出了台阶状沟槽型SiC MOSFET 器件的工艺流程。

1 器件结构

传统的UMOSFET 器件(UMOS)与台阶状沟槽型SiC MOSFET 器件(Step UMOS)结构如图1 所示。两种结构元胞尺寸均为5 μm。两种结构的N+源区和Pbase 区参数相同,N+区掺杂浓度2×1019cm-3,P-base区掺杂浓度2×1017cm-3。沟道区域栅氧化层厚度约为50 nm,沟道长度0.6 μm。两种器件N 漂移区厚度均为5 μm,掺杂浓度均为8×1015cm-3。沟槽深度1.3 μm,沟槽宽度1.2 μm。

图1 (b)所示为台阶状沟槽型SiC MOSFET 器件结构示意图,可看到沟槽底部拐角被设计成台阶状。为便于计算,台阶的深度与宽度设计为同一值w1。另外图1 (b)所示的台阶状沟槽型SiC MOSFET 器件沟槽总深度与图1 (a)所示的传统UMOS 器件沟槽深度相同,均为1.3 μm,沟槽总宽度也均为1.2 μm。在后续仿真中会对台阶数量进行拉偏,由于沟槽总深度、总宽度不变,故随着台阶数量的增加,w1会随之变小。

图1 (a) 传统UMOS 结构;(b) 台阶型UMOS 结构Fig.1 Schematic cross-sectional structures of (a)traditional UMOS and (b) step UMOS

首先考虑台阶状沟槽型SiC MOSFET 器件可实现的工艺流程。台阶状沟槽型SiC MOSFET 器件与传统UMOS 器件工艺流程的最大区别在于,台阶状沟槽型SiC MOSFET 器件需要在沟槽底部再形成一个或多个小沟槽。Baliga 等提出过一种通过高剂量离子注入将沟槽底部的SiC 打成非晶态,再通过湿法刻蚀SiC 形成更深的台阶的方法[12]。基于此,进行了相关实验,首先利用感应耦合等离子体刻蚀(ICP)技术形成沟槽,再在沟槽侧壁生长一层多晶硅侧墙,侧墙的厚度由期望得到的台阶宽度决定,随后对沟槽底部进行高能离子注入,注入离子种类为Al,通过SRIM 软件进行离子注入仿真,离子注入的能量剂量如表1 所示,得到了离子注入后的浓度分布,如图2 所示。完成注入后,进行湿法腐蚀并去除多晶硅侧墙,得到的结构如图3 所示。由图3 可见,在沟槽底部形成了一个形貌良好的台阶,ICP 刻蚀形成的沟槽与湿法腐蚀形成的台阶均基本没有微沟槽,且拐角较圆滑。另外,由于Al 离子注入剂量相当高,故在湿法腐蚀形成的台阶附近还残留有部分Al 离子,这部分Al 离子可形成P 区,在关断状态下起到减小栅氧化层尖峰电场的作用。如果想形成不止一个台阶,只需在第一次湿法腐蚀形成的台阶内再次生长多晶硅侧墙,并重复以上步骤即可。以上给出了台阶状沟槽型SiC MOSFET 器件的台阶生长可行性方案。

图2 Al 离子注入后掺杂分布曲线Fig.2 Doping profile after Al ion implantation

图3 台阶生长SEM 剖面图Fig.3 SEM cross-section of step growth

表1 Al 离子注入能量剂量组合Tab.1 Implantatiom energy and dose of Al ion

基于上述台阶生长方案,图1 (b)所示台阶状沟槽型SiC MOSFET 器件的工艺制造流程如下:

(1)在N+衬底上生长一层5 μm 厚的N 型外延层,浓度8×1015cm-3,如图4 (a)所示。

(2)在N 型外延层上通过离子注入形成P-base区,如图4 (b)所示。

(3)通过离子注入形成N+源区和P+源区,如图4(c)所示。

(4)ICP 刻蚀形成沟槽,如图4 (d)所示。

(5)在沟槽内生长多晶硅侧墙,侧墙厚度由期望得到的台阶宽度决定,如图4 (e)所示。

(6)对沟槽内进行高能离子注入,离子种类为Al,随后进行湿法腐蚀形成台阶,并去除多晶硅侧墙,如图4 (f)所示。

(7)热氧化并淀积SiO2,再进行NO 退火,形成约50 nm 厚的栅氧化层,如图4 (g)所示。

(8)化学气相沉积多晶硅形成栅极,随后淀积隔离介质并开孔,再蒸发金属Ni 并剥离,RTA 快速退火形成欧姆接触,如图4 (h)所示。

图4 台阶型UMOS 器件工艺流程Fig.4 Proposed fabrication process steps for step UMOS

2 仿真与讨论

2.1 台阶结构参数优化

选择TCAD 软件进行优化仿真,用到的模型包括Auger 复合模型、Shockley -Read -Hall 复合模型、IMPACT SELB 模型等。

首先对台阶状沟槽型SiC MOSFET 器件的台阶数量(指湿法腐蚀形成的台阶)、台阶深度及宽度(w1)进行优化仿真。由于沟槽总深度、总宽度保持不变,故台阶数量增大会导致w1变小。当台阶数量为1 时,w1取0.3 μm。当台阶数量为2 时,w1取0.2 μm。当台阶数量为3 时,w1取0.15 μm。当台阶数量为5 时,w1取0.1 μm。对这四种情况下的台阶状沟槽型SiC MOSFET 器件元胞结构进行优化仿真。

对四种情况下的击穿特性进行仿真,结果如图5所示。当w1分别为0.3,0.2,0.15 及0.1 μm 时,器件击穿电压BV 分别为900,915,930 及945 V,可以看到BV 在缓慢增大。四种情况下的关断状态电场分布如图6 所示。由图6 可见,当w1分别为0.3,0.2,0.15 及0.1 μm 时,栅介质拐角附近的栅氧化层承受了尖峰电场,随着w1的减小,台阶数量增加,对栅氧化层尖峰电场Eox的缓解作用加强,因此Eox从8.31 MV/cm 降至6.48 MV/cm。

图5 不同w1对应的击穿特性曲线Fig.5 Breakdown characteristic curves corresponding to different w1

图6 不同w1对应的关断状态电场分布Fig.6 Off-state electric field distributions corresponding to different w1

再对四种情况下的正向导通特性进行仿真,当w1分别为0.3,0.2,0.15 及0.1 μm 时,器件比导通电阻Ron,sp分别为1.28,1.44,1.56 及1.68 mΩ·cm2。随着w1的减小,Ron,sp逐渐增大,为解释此现象,给出了不同w1时的导通状态电流密度分布,如图7 所示。由图7 可见,对不同w1,导通路径均是从沟道向下,沿着台阶底部及侧壁,直至最下方台阶的底部,导电通道变长使得电阻变大。另外,图7 中P-base 区下方的蓝色线是P-base 区与N 漂移区形成的耗尽区边界,可以看到从图7 (a)到图7 (d),随着w1的减小,耗尽区边界向沟槽下方扩展,这对正向电流密度也有一定影响。

图7 不同w1对应的导通状态电流密度分布Fig.7 On-state total current density distributions corresponding to different w1

采用FOM 指数来判定器件击穿电压与比导通电阻之间折中关系的优劣,表达式如下:

表2 为不同w1对应的BV、Ron,sp及FOM值。由表2可见,w1为0.3 μm 时,FOM值最高,为633 MW/cm2。

表2 不同w1对应的击穿电压、比导通电阻及FOM 值Tab.2 The BV, Ron,sp and FOM corresponding to different w1

2.2 两种结构对比

对传统UMOS 器件与台阶状沟槽型SiC MOSFET器件的特性进行对比。由表2 知w1为0.3 μm 时,台阶状沟槽型SiC MOSFET 器件的FOM 值最高,故w1取0.3 μm。

两种结构的击穿特性曲线如图8 所示。传统UMOS 器件与台阶状沟槽型SiC MOSFET 器件的BV分别为780 和900 V。两种结构关断状态的临界电场如图9 所示。传统UMOS 器件Eox为9.45 MV/cm,而台阶状沟槽型SiC MOSFET 器件的Eox为8.31 MV/cm,相比传统UMOS 器件,台阶状沟槽型SiC MOSFET 器件的Eox减小了12%。不同VGS下,两种结构的输出特性曲线如图10 所示。当VGS为20 V 时,传统UMOS器件与台阶状沟槽型SiC MOSFET 器件的Ron,sp分别为1.01 和1.28 mΩ·cm2,经计算,二者的FOM 值分别为602 和633 MW/cm2,相比传统UMOS 器件,台阶状沟槽型SiC MOSFET 器件的FOM 值增大了5.1%。

图8 两种结构击穿特性曲线Fig.8 Breakdown characteristic curves for these two structures

图9 (a) 传统UMOS 结构和(b) 台阶型UMOS 在关断状态电场分布Fig.9 Off-state electric field distributions for(a) traditional UMOS and (b) step UMOS

图10 两种结构输出特性曲线Fig.10 I-V characteristic curves for these two structures

3 结论

本文提出了一种4H-SiC 台阶状UMOS 器件。利用TCAD 软件对台阶结构参数进行了优化仿真,最终选择台阶数量为1、w1为0.3 μm 的条件,此时台阶状UMOS 器件BV 为900 V,Ron,sp为1.28 mΩ·cm2,Eox为8.31 MV/cm,与传统UMOS 器件相比,将Eox减小了12%,FOM 值提升了5.1%。同时给出了形成台阶的一种可行性方案,并给出了实验结果。结果表明,侧墙生长加湿法腐蚀的方法可形成形貌良好的台阶。