虞菊花 常兴治 胡春芬

摘  要：电源完整性已经成为高速电路领域中的一个重点分析对象，从芯片架构设计到芯片内的电源分布设计，从芯片封装布局到印刷电路板布局，都在考虑如何在电源完整性设计和自身系统性能设计之间找到最佳平衡点。文章进行系统全链路的参数分析，分析系统中各个部分对阻抗曲线如何产生作用，初步判断系统的性能;同时，通过时域仿真模型分析，确定整体的链路能否达到芯片设计指标，采用时-频仿真分析方法，对实际整体的链路中的PI现象进行有效的分析，为芯片的设计提供了良好的解决方案。

关键词：电源完整性;频域/时域分析;电源分配系统;阻抗曲线

中图分类号：TN86     文献标识码：A 文章编号：2096-4706（2020）04-0062-03

Abstract：Power Integrity （PI） has become a key analysis object in the field of high-speed circuits. From the chip architecture design to the power distribution design in the chip，from the chip packaging （PKG） layout to the printed circuit board （PCB） layout，we are considering how to find the best balance between the power integrity design and the performance design of our own system. This paper analyzes the parameters of the whole link of the system，analyzes how the various parts of the system affect the impedance curve，and preliminarily judges the performance of the system;at the same time，through the analysis of the time-domain simulation model，determines whether the overall link can reach the chip design index. In this paper，the time-frequency simulation analysis method is used to effectively analyze the PI phenomenon in the actual overall link，which provides a good solution for the chip design.

Keywords：power integrity;frequency/time domain analysis;power distribution system;impedance curve

0  引  言

电源完整性（PI）通常是指集成电路的供电电源经过印刷电路板（PCB）和芯片封装（PKG）等一定的电源分布网络后，可以提供给晶体管供电的完整程度。PI不仅受系统链路上电源分配网络（PDN）的影响，还受芯片内部晶体管工作状态的影响。因此，有必要分析全链路系统级的PI状态。由于全链路系统级的PI分析牵涉的范围较广，需要对系统的互连、封装、后端、架构等有深入的理解，并在系统范围内进行仿真分析和设计测试，最终才能使所设计的芯片达到电源供电的最佳状态。

全链路系统级PI的概念虽提出已久，但是业界尚没有提出一套有效的仿真分析和解决该难题的方法。PCB和PKG的PDN可以通过仿真工具提取相对准确的散射S参数，本文便是基于这些模型，提出了研究系统级PI的仿真分析方法，具体地分析全链路系统级的关键参数，并验证我们提出的分析方法的正确性和可靠性。

1  系統级电源完整性问题

系统全链路的电源分配网络PDN主要由四个部分组成：电压调节模块（VRM）、PCB的电源分配网络、封装的电源分配网络及芯片（die）内的电源分配网络，如图1所示。

PDN系统中VRM是供电的源端，其通过控制DC-DC转换电路为器件提供稳定的工作电压。要确保PI的有效性，VRM需要具有小信号的输出阻抗，即在负载电流允许的整个范围内，输出电压的纹波较小。在直流DC情况下，VRM提供低阻抗输出，供电电源稳定较容易满足，但是随着频率的增大，输出阻抗增加，很难保证负载电流变化较大时的输出稳定性。在实际PCB布板设计时，常常在VRM附近并联几个大容量的电容来降低其输出阻抗，抑制VRM的低频输出纹波。

PCB和PKG的电源分配网络是系统级电源分配网络的重要组成部分，其作用就是为所有的器件提供一个稳定均衡的电压。目前，高速电路设计的集成度越来越高，成本压力却越来越大，PCB和PKG的层数降低，布局空间非常受限。同时，信号走线要求严苛，从而导致电源地平面布局的不合理，如何利用其有限的空间，达到最佳的PDN性能，成为互连工程师们研究的课题。

PCB和PKG的PDN设计主要包括三个方面：电源地平面，去耦电容和过孔。

电源地平面，是PDN一个非常重要的组成部分，主要表现为分布式的高频小电容器，其合理的叠层结构和走线布局可较好地改善电源噪声，但是最大的问题在于其会形成电磁谐振腔，成为噪声源。

在互连工程师进行布局设计的时候，可尽量选择谐振频率与实际工作频率相近的电容，来改善电源噪声，一般在VRM周围会放置大容量Bulk电容，在PCB上会放置中小电容，来减小中低频噪声，在PKG上使用埋容等方式来解决中高频噪声。

过孔，不管是在电源地平面还是电容的使用中都会涉及到。过孔如何在有限的布局空间中发挥最大的作用，已经成为PI工程师必须面临和重视的一个问题。电源地平面之间利用有限的过孔可减少其电感，而电容打过孔时也必须注意尽量靠近焊盘，或直接打在焊盘上，也可用多个过孔连接电容到電源地平面，减小其寄生参数。

片上电源分布网络是由很多电源Mesh单元组成，由于片上PDN紧靠开关电路，其电感非常小，因此可以在频率为GHz的宽频范围内提供低阻抗路径。但是由于工艺的更新，电路集成度增大，引起片上互连电阻的增加，器件开关速度越来越快，工作电压也越来越低以降低功耗，种种因素都导致了电源噪声的增大和对噪声容限的降低。因此，如何设计最佳片上PDN成为解决高频噪声的关键。一般来说，片上PDN主要体现在电阻和电容两个方面，使用Apache的Redhawk等工具提取的参数文件，也主要包括这两个参数。片上电阻增大会引起阻性IR-Drop（压降），但在一定程度上增加了Q值;片上电容可看成局部电荷源，能够有效地降低高频状态下的电源分配阻抗，相当于高频的开关电流被“去耦”，噪声降低。片上电容主要包括本征去耦电容和外加电容，本征去耦电容主要包括晶体管的分布电容/电源地的分布电容等，光靠这些不足以将高频噪声控制在可接受范围内，因此，在现在的电源设计过程中，都需要外加电容，即Intentional Decap来改善噪声，以达到电源要求。

当芯片中的晶体管发生高速翻转的时候，形成较大的瞬态电流，这时候必须保证芯片端PDN的输入阻抗较小，才能满足供电电源的容限，芯片的电源才会稳定，芯片才能正常工作。

综合上述的PI理论分析可以看到，电源完整性问题的根源主要有两个方面：一是系统级的电源分配网络存在电感，从而造成输入阻抗过大，引起较大的电磁干扰和电源噪声;二是在晶体管高速开关状态下，瞬态跳变电流过大，会导致瞬态负载电流和噪声电流过大。

2  时频域分析

本文使用频域仿真方法对PDN进行分析，研究瞬态跳变电流的变化，利用瞬态电流和系统全链路PDN的S参数评估系统级的PI问题，同时使用时域仿真模型对其进行全链路分析。

系统全链路的阻抗曲线，首先应该重点关注的便是谐振频点，以及对应的幅度。全链路的谐振频点由封装及PCB的电感与die上的电容相互作用而形成，如本文中，PCB的电感大约为2.7 nH，封装的电感为900 pH，die上的电容为10 nF，由谐振频点公式（3）可以计算出，谐振频点在26 MHz左右。一般来说，我们都希望封装和PCB的电感越小越好，中低频噪声可以得到很有效的抑制;而die上的电容越大越好，可以有效地降低高频噪声。但是如果封装及PCB的电感与die上的电容相互作用，形成的谐振点刚好在芯片的主工作频点周围，我们就要好好考虑下，如何更好地避开工作频点的谐振，使得相应的噪声能尽量减小。全链路谐振频点处的幅度也同样决定了噪声的大小，该幅度主要由各部分的电阻大小决定，电阻越大，阻抗幅值越大，电阻越小，阻抗幅值越小。其次，我们可以看到链路的各个部分在阻抗曲线中的体现，谐振点前，频率越高，阻抗越大，主要体现了封装和PCB的电感作用;谐振点后，频率越高，阻抗越小，主要体现了封装和die上的电容作用。

我们在设计PCB、PKG和die的电源网络时，可以根据阻抗特征曲线来进行优化改进，而最终判断电源完整性的依据，则是时域的噪声是否能够控制在电源噪声裕量内。因此，必须从时域仿真的结果来对全链路的电源完整性进行合理判断。

目前，电源的系统全链路时域仿真，有很多仿真工具可以做，但是仿真需要的参数、文件及方法都大体相似。如图2所示的系统全链路仿真模型所示，PCB的VRM模块，一般很难与中高频的工作频点同时仿真，因此，VRM输出的电源，我们可按照理想电源进行连接，若要单独考虑此部分的影响，可单独做电源完整性仿真，本文不做详细讨论;PCB和PKG都由S参数来体现其性能，也可将两者的S参数转换成电路文件进行仿真，解决数值收敛问题;die的模型，各个设计阶段提供的电容和电阻是不一样的，但是都会给出Cdie和Rdie的参数或者文件，die的模型在频域上主要受这两个参数的影响，但是在时域上还有一个非常重要的文件，即典型的、最高功耗或其他工作模式的电流文件（Current Profile），该电流文件反映了各个工作模式下，相应电源的工作电流曲线，在一定程度上决定了电源完整性评估的准确程度。

因此，电源的系统全链路时域仿真，在VRM电源已知、PCB和PKG的电源S参数模型已经提取、Cdie和Rdie已经给出的情况下，重点来关注die上的电流文件。

电流文件一般分为三种描述方式，一种为人为构造曲线，此曲线结合频域仿真结果与实际工作场景，人为地构造噪声相对恶劣的电流跳变曲线;另一种为瞬间跳变曲线，该工作状态下跳变的电流幅度与跳变时间之间的比值最大，由数字前端给出该曲线;最后一种为经典的Current Profile，此曲线是由仿真工具对最后提交的前后端网表进行仿真，得到的某个工作场景下的电流曲线，选择何种最能体现噪声最大值的工作场景由后端仿真工程师与前端数字工程师共同讨论决定，由后端工程师给出该曲线。第一种评估方法能够让PI工程师在各类仿真分析条件不甚明朗的情况下，给出风险评估初判断，也是我们研究所关注的。

若该3.3 V电源的指标要求为10%，则此噪声可满足电源完整性要求;若超过指标要求，则需要综合考虑die、PKG和PCB的影响因素，得到最佳的平衡点，以最合适的方式调整各部分的布局。

总结以上内容，我们可以知道，不管是频域还是时域仿真方法，对电源完整性的评估都起到了很重要的作用，综合合理地使用这两种方法进行最恰当的分析，才能保证芯片达到最佳性能。

3  结  论

电源完整性在芯片设计过程中占据了非常重要的地位。电源是否稳定可靠，除了对芯片的性能会产生影响之外，更会影响PLL、AD電路等性能，从而直接导致芯片的功能受限。本文从时域和频域的两个角度，分析了系统全链路的电源完整性问题，重点研究了从频域的角度分析电源完整性出现在各个部分时，工程师应该如何采取相应的措施改善或解决PI问题，最后通过时域仿真验证系统是否能达到电源的要求。

参考文献：

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作者简介：虞菊花（1985-），女，汉族，江苏常州人，教师，讲师，硕士研究生，主要研究方向：信号完整性与电源完整性、信息安全与管理。