梁斌

[摘要]自从20世纪中叶以来，电子产业，尤其是半导体产业得到了飞快的发展。基于摩尔定律的描述，集成电路的集成度在不断上升，同时特征尺寸也在不断下降。特别是进入纳米及超高速发展的时代以来，电路的设计方法也由最初的全定制设计到后来的基于单元库的半定制设计，现在已经演变为基于IP核的SOC（System On Chip）系统设计。[1]整个IC行业也进行了进一步的分工，主要分为设计、制造和测试三大部分，按照国际半导体技术路线图（ITRS，International Technology Roadmap for Semiconductors）的预测，预计2014年晶体管的测试成本将超过晶体管的制造成本，测试将由原来的辅助角色变成了决定产品成败和利润的关键因素。

[关键词]芯片测试 可测型设计 内建自测试 扫描设计

[中图分类号]TN492 [文献标识码]A [文章编号]1009-5349（2016）20-0147-02

一、可测性设计与测试功耗

为了保证芯片的正确性，最重要的两个环节就是在设计时的验证，以及制造后的测试，然后随着芯片规模的不断扩大，导致测试的成本、难度和功耗都随之增大。为了解决这些难题，学术界和业界都做出了相应的研究和贡献。在这些成果之中，最为广泛的就是：在设计时就考虑到测试问题，即进行可测性设计（Design for Test）。可测性技术将测试的问题提升到设计阶段，因为越早的解决问题，消耗的成本越少，所以，在设计时不仅要考虑设计规则，同时也要满足DFT规则。通常的可测型设计方法包括扫描设计（Scan Design）、内建自测试（BIST）和边界扫描设计（Boundary Scan Design），针对逻辑电路和存储器各自的特征和不同的……