◆梁丽

基于FPGA的数字频率计的设计与实现

◆梁丽

介绍基于FPGA的数字频率计的开发过程、总体设计方案和各模块的设计实现。借助于EDA平台设计的数字频率计，具有高速、精确、可靠、抗干扰性强和现场可编程等优点。

EDA技术；可编程逻辑器件；数字频率计

10.3969/j.issn.1671-489X.2016.16.031

数字频率计是计算机、通信设备、音频视频等科研生产领域不可缺少的测量仪器，以EDA工具作为开发手段。基于FPGA所设计的数字频率计，具有高速、精确、可靠、抗干扰性强和现场可编程等优点。在设计中，所有频段均采用直接测频法对信号频率进行测量，克服了逼近式换档速度慢的缺点；在换档设计方面，突破了以往改变闸门时间的方法，采用门控信号和被测信号对计数器的使能端进行双重控制，使自动换档的实现更加简单可靠，提高了测量的精确度；在运算单元采用高速串行BCD码除法，不仅提高了运算速度，而且减小了资源消耗。

1　设计要求

设计一种基于FPGA的数字频率计，要求：数字频率计分为0～9.999 Hz、10.00～99.99 Hz、100.0～999.9 kHz和1000～9999 kHz四档，且能够实现自动换档的功能。

2　总体设计方案

数字频率计总体框图如图1所示。数字频率计由分频器、计数器、锁存器和译码器等模块构成，系统有3个输入信号，即两个时钟信号CLK、SIG和一个清除信号CLR。系统有5个输出信号，即报警信号ALM、显示信号Q、数码管片选信号L、位控位A和位控位B。

图1　数字频率计总体框图

分频器模块通过对时钟信号CLK进行分频，为计数器模块提供1 s的闸门时间test-en。当test-en为高电平时，闸门被打开，被测信号的脉冲通过闸门进入计数器进行计数；……