黄　奔，彭　力，吴海宏（.江南大学，江苏无锡4；.中国电子科技集团公司第58研究所，江苏无锡4035）



高速SRAM编译器时序算法

黄奔1，彭力2，吴海宏2
（1.江南大学，江苏无锡214122；2.中国电子科技集团公司第58研究所，江苏无锡214035）

介绍了一种通用嵌入式存储器（SRAM）编译器时序建模的方法。通过对存储器关键路径延时分析，时序模型采用分段拓展的建模方式，用Rows、Columns来对SRAM进行分段，分别讨论各段对时序的影响。采用双线性插值法对模型进一步优化，较大程度上提高了模型的精度。最后与ARM公司0.13 μm工艺的存储编译器进行了验证和对比。结果表明，该模型能够较为精确地描述存储编译器时序。

存储编译器；SRAM IP；时序建模；双线性插值

1　引言

随着纳米工艺时代的到来，嵌入式存储器在SOC中所占据的比例日益增加。作为嵌入模块中应用最普及的一种，嵌入式存储器基于自身的功能特性，以及相同面积下相比于组合逻辑块功耗更低的优点，在深亚微米片上系统设计中被广泛使用。其应用的广泛程度已经与标准单元和输入输出单元相当。而SOC芯片的速度受存储器访问时间的制约，工作频率越高，芯片的处理能力越强。通过对时序的分析，我们可以对工程的综合、映射、布局布线等关键环节进行控制，减少逻辑和布线延迟，从而尽可能提高工作频率，因此明确时序在SOC设计中是至关重要的。时序性能的主要指标是存取时间，存取时间表示从开始一次存储器操作到完成该操作所需要的时间，通常指读时间和写时间二者中的最大值，本文主要以存取时间为例来进行建模分析。……