陈迪平 刘杏　何龙　陈思园

摘要：设计了一种触发电压低于10 V，HBM耐压超过4 kV的低触发、高耐压NMOS ESD防护结构.通过带钳位的栅耦合RC网络来适当抬升ESD泄放管栅压与衬底电压.在提高泄放能力与降低触发电压的同时，依然保持了较高的二次击穿电流It，从而增强了MOS防护结构在深亚微米CMOS电路中的ESD防护能力.该结构最终在CSMC HJ018工艺流片，并通过TLP测试平台测得触发电压低于10 V，二次击穿电流3.5 A，达到设计要求.

关键词：ESD；衬底触发；栅耦合；TLP

中图分类号：TN47 文献标识码：A

文章编号：1674-2974（2016）02-0115-04

随着CMOS工艺技术的发展进入到深亚微米阶段，片上ESD防护设计已成为集成IC可靠性设计的关键.一般民用HBM耐压标准为2 kV，测试电压抬升率为2 kV/10 ns.军用HBM耐压标准参照美军军标MIL-STD-883Gmethod 3015.7，HBM耐压标准为4 kV以上，测试电压抬升率4 kV/10 ns.[1]深亚微米工艺下器件耐压能力的降低，向设计高ESD防护能力器件提出了挑战.本文旨在设计一种触发电压低于10 V，HBM耐压达到军用标准的MOS ESD防护器件.

GGMOS防护器件由于和COMS工艺兼容，设计简单，可移植性强，已成为目前通用集成电路中最常用的ESD防护器件.随着集成电路工艺技术不断发展，器件特征尺寸不断缩小，金属氧化物半导体的栅氧厚度越来越薄，晶体管耐压能力降低，对片上ESD防护结构也提出了更低触发电压的要求.典型GCMOS单元采用栅耦合电容技术可降低典型GGMOS触发电压，提高泄放能力.但随着栅耦合电压的提高，典型MOS防护器件的耐压能力降低[2]，因此，同时达到高耐压等级与低触发电压成为典型MOS ESD防……