张子方

(天津市联大通讯发展有限公司 天津300192)

一种改进型的高性能PSM调制升压芯片设计

张子方

(天津市联大通讯发展有限公司 天津300192)

基于CSMC 0.5 um CMOS工艺设计了一种PSM(Pulse Skip Mode)调制电荷泵DC-DC升压芯片。优化整体结构使能控制最大程度上降低静态功耗，设计能够防止振荡器误操作的时钟逻辑控制电路、宽工作范围低温度系数的带隙基准和衬底最高电位选择电路，分别起到有效抑制纹波紊乱，减小开关切换时流过开关管的脉冲电流、拓宽芯片的工作温度范围和防止闩锁效应，减小芯片面积的作用。仿真结果表明所设计的改进措施使该芯片较传统的2倍升压电荷泵具有更低的稳定纹波、静态功耗和更宽的工作温度范围，进一步提高了升压电荷泵芯片的性能。

PSM调制 逻辑控制 尖峰脉冲 静态电流 衬底电位

0 引 言

受到广泛应用的蓝牙系统、汽车电子监测仪表等便携式电子设备中的电池不但价格较高而且寿命短，经常更换很不经济。为保证系统稳定、持续可靠的工作，通常需要在电路设计上使用一个DC-DC升压器件，把递降的电源电压在一段较长的时间内稳定在一定电压值来充分挖掘电池的潜力，提高使用经济效益。如今电源管理模块不断发展，利用电感实现DC-DC变换的开关电源[1-2]由于体积庞大不易于集成、产生EMI且价格昂贵等问题，现代电源常采用利用电容储存能量的电荷泵电路，[3-5]其调制模式主要有线性模式和跳周期模式(PSM)，[6]线性模式在轻负载下效率低，[5]而文献[7]表明 PSM调制的电荷泵具有轻负载下效率高、响应速度快、抗扰动性能好且EMI小等优点，考虑低功耗本文采用PSM调制来设计电路。为解决 PSM 调制电荷泵纹波较大易扰动的缺点，除了以往通过升压倍数模式转换、增大输出电容、提高开关频率等常用手段，改良了控制 4个晶体开关管的时钟逻辑电路来抑制反馈回路可能出现的尖峰噪声，此外设计宽工作范围的带隙基准、高转换速率的衬底电位选择电路，并结合子模块使其能控制多个方位，提升了整个芯片在工作范围、稳定度和功耗方面的性能，符合现今电源管理芯片发展的趋势，在所需电压不高的应用中具有较广阔的市场应用价值。

1 优化整体结构使能控制的PSM调制电荷泵

本文所设计的 PSM 调制升压电荷泵拓扑结构如图 1所示，主要由振荡器、时钟逻辑控制电路、带隙基准、比较器、衬底电位选择电路和 2倍压电容转换器(包括 4个开关 MOS管、减小输入纹波的输入电容 CIN、输出电容 COUT和泵电容CPUMP)构成。分压电阻 R1、R2和迟滞比较器构成反馈网络，当输出分压信号 VA低于迟滞比较器的下迟滞电压 VTHN时，比较器输出信号开启振荡器，电荷泵正常工作，时钟逻辑控制电路控制M2、M3和M1、M4两对管子的轮流导通，通过泵电容把电荷从输入转移到输出，当输出分压信号 VA高于 VTHP时，比较器输出信号关断振荡器，此时 4个开关均关断，输出电容提供负载所需要的全部电流。

图1 PSM调制电荷泵Fig.1 PSM modulation charge pump

为全面降低静态功耗，本设计中将振荡器、逻辑控制电路、比较器和带隙都设计了各自的使能端 EN，在整体电路中结合几个门电路相互配合工作，实现同时完全关断子模块电路的功能，将芯片应用于其他系统中，当使能信号无效也就不会有带隙等模块消耗的不必要静态损耗，关断电流为 pA级，这将提高电池的使用寿命。此外 PSM 调制在跨过的周期内，完全没有开关损耗，有效减小了静态电流，提高了效率。

2 关键电路的分析与设计

2.1 时钟逻辑控制电路

图 2为时钟逻辑控制电路图。在 PSM调制电荷泵中，调制控制逻辑模块(图1中的Clk_Logic_Control模块)是一个最重要的部分，它决定着整个芯片能否正常运行，在本设计中它由数字电路实现。根据 FB_ON(Vref、VA和通过比较器产生的信号)的高低电平状态，当 FB_ON＝0时输出一个信号OSC_ON＝1，开启并将振荡器产生的时钟信号 CLK转换为4个时钟信号 CK1～CK4控制开关管 M1～M4的通断，当FB_ON＝1时输出OSC_ON＝0来控制振荡器，使能EN端将其关断不产生 CLK，进而控制电荷泵的工作状态。开关管工作时要求驱动的时钟信号为两相不交叠时钟，以建立一段死区时间来防止M1、M3或者M2、M4同时导通，否则瞬间会有大电流从电源流向地。死区时间的调整通过选择适合的延时器Delay来完成。权衡效率与电路复杂程度，在所设计的整体时钟逻辑控制电路中完成产生两相不交叠时钟的部分采用交错延时死区时间控制原理，利用与非门和反相器形成闭锁回路产生延时，结合由与非门 G5～G8(组成主触发器)和 G1～G4(组成从触发器)构成的主从 SR触发器，且该主从触发器为S和R端接到输出的2分频器，整体即可实现将时钟CLK’分频为两相不交叠时钟 T1、T2的功能。T1、T2输入到后续门电路，当芯片输入使能信号EN为高电平时，得到4个控制晶体管的时钟信号CK1～CK4。

因FB_ON为带隙基准电压和电荷泵输出采样电压VA通过比较器比较后产生的信号，需要考虑的是，PSM调制模式的电荷泵输出电压纹波比线性调制模式大，加上带隙基准电压也会随着温度等环境因素而轻微波动，所以两者比较后产生的FB_ON信号也会不稳定而可能带有尖峰噪声，引起振荡器误操作，控制逻辑混乱，最终导致输出电压没有稳定在所需数值。为防止该现象，本设计在产生不交叠时钟之前加入能够抑制FB_ON尖峰噪声的数字电路，更稳妥地防止尖峰噪声带来的误操作问题。利用两个带有异步预置端和清零端的维持阻塞型D触发器A、B构成一个去抖电路结构，D端与置位端都接入电源电压，输出端 QA接入 B的清零端，FB_ON接入 A的清零端，输出两个信号VCON和OSC_ON，分别控制4个开关的工作与否和振荡器的信号。如果输出电压高于 5 V，信号OSC_ON变低电平关断振荡器，VCON与CLK、EN信号通过三输入与非门，共同决定 CK1～CK4的产生和关断。该部分满足当 FB_ON带有尖峰噪声，且噪声脉宽小于两个 CLK时，VCON和OSC_ON不会随着FB_ON的变化而变化。

图2 时钟逻辑控制电路Fig.2 CCL circuit

图3 时钟逻辑控制时序图Fig.3 CCL sequence chart

图 3为时钟逻辑控制电路的仿真时序图，图中表明信号VCON和OSC_ON不受FB_ON在变化过程中出现的尖峰噪声的影响。两相无交叠时钟信号 CK1～CK4的死区时间约为38,ns。

2.2 带隙基准源

内部基准电压对输出电压精度和稳定性有决定性作用，也决定了芯片的工作温度和电压范围。图 4为本文所设计的宽工作范围低温度系数带隙基准源，输入的使能端EN为0时有效。电容 C1主要起到环路补偿作用，增加整个环路的稳定性。考虑到 PSM 调制方式产生的输入电流纹波也较大，在该带隙中加入由R6和C2组成的低频滤波网络来滤除电源可能带有的高频电压噪声，提高带隙基准的电源抑制比。该电路所有晶体管采用CSMC 0.5 um CMOS工艺中的低阈值管进行设计。

图4 带隙基准源的电路结构Fig.4 Gircuit configuration of bandgap reference

根据BJT晶体管BE结电压和电流的关系及电阻R3上的压降可得：

运算放大器将Q3和Q4的集电极设在相同的电位，设电阻R3＝R2，则IC3＝IC4。设晶体管Q3的并联数是晶体管Q4的8倍，则IS3＝8IS4。则电阻R3上的压降为：

晶体管Q4的基极电位为：

则基准电压Vref为：

适当地选取 R1、R3和 R4的电阻值，可以使两项之和达到零温度系数，从而得到温度特性较好的基准电压。

一般 BJT晶体管的 BE结电压变化很小，可以近似地认为 VBE(Q4)＝VBE(Q5)，则通过晶体管 Q5和电阻 R5产生的基准电流Iref为：

从式(5)可以看出，产生的基准电流近似为一个 PTAT电流，为比较器(Compare模块)提供偏置电流Iref。

基准电压 Vref随工作电压和工作温度的变化关系如图 5所示。当环境温度为 27 ℃，电源电压 Vin在 1.8～4.6 V的范围内 Vref最大变化了 0.905 mV，Vref的变化非常小；当 Vin为3,V，温度从-35～＋125 ℃变化时，Vref最大变化了 9 mV。以上仿真均在 tt、ff、ss、fs、sf工艺角下进行容差分析，说明不同工艺角下Vref的温漂曲线几乎不变。具有宽工作电压和宽温度范围的带隙决定了整体电荷泵升压电路具有宽工作范围的特性。

图5 5种MOS管模型下Vref和Vin的关系以及温漂曲线Fig.5 Relation of Vrefand Vinand temperature excursion curve under 5 MOS

2.3 衬底最高电位选择电路

在4支开关晶体管中，为防止P管衬底pn结正偏，发生闩锁效应，需要对大 MOS管的衬底电压进行控制，常将其接到整个电路的最高电位 VMAX。此外，随着电荷泵电容的充放电，会较大地改变开关管的栅压，故直接驱动开关管的时钟信号CLK1～CLK4是需要由CK1～CK4经过驱动电路Driver进行时钟电位提升到最高电位VMAX的，以保证开关管能够正常关断。如文献[4]等产生最高电位的传统做法是采用一对PMOS开关来完成，通常为减小导通电阻，PMOS管的尺寸与大尺寸开关管的大小相似，这将严重浪费芯片面积。图6为专门设计的VMAX选择电路结构，输入端口IN1和IN2分别接芯片电源电压 Vin和输出电压 Vout。开始时Vout较小，Vin具体有一定的电压值，M1处于线性区，M2截止，A点为高电位，使M13导通，B点为低电位，经过两个反相器后通过M18、M20，Y≈Vin。随着 Vout的升高，M2管导通，A点的电位被拉低，M13截止，M7～M10开始有电流的产生，但在Vout＞Vin之前，M11一直处于截止区，B点的电位一直为低电平，Y还是一直输出 Vin，当 Vout＞Vin时，M11管导通，B点的电位被拉高，从而通过一个非门后输出一个低电平，再由M19、M21管输出一个接近Vout的值。随着Vout的继续升高，近似输出VMAX＝Y≈Vout的电压值。

图6 衬底最高电位选择电路Fig.6 Selective circuit of substrate Max. potential

3 版图设计与系统仿真

芯片版图采用CSMC 0.5 um DPTM工艺完成，考虑了布线通道、对称性、防干扰隔离等原则，经过调整后整体布局比较紧凑，节省了版图面积，降低成本。图7为该PSM调制升压电荷泵电路版图，面积约为 430,μm×316,μm，大宽长比的MOS管占据了大部分面积。

图7 芯片版图Fig.7 Chip layout

提取版图寄生参数后新建 config视图对整体电路进行后仿真，采用Cadence spectre仿真工具进行，取CPUMP＝220 nF，CIN＝COUT＝2.2 μF，4个开关管 MOS的宽长比为(W/L)p＝(W/L)n＝2,000/1，典型条件下，Vin＝3,V，振荡器频率为1,MHz，T＝25,℃，给一个使能信号 EN，在负载电流为 5,mA时得到稳定后的输出波形如图 8所示，稳定输出电压 Vout＝5 V，纹波电压约为36 MVP-P。

图8 稳定工作后的芯片Vout、总电流以及开关管电流Fig.8 Vout, total current and switch current of a stable ship

EN为0时，所有模块没有使能，芯片关态电流几乎为0，EN高电平到达后芯片启动工作，当输出电压大于 5 V时，比较器输出为 1，与 EN通过与非逻辑输出 0，再通过非门得到1，即使得 FB_ON为高电平，进而使控制振荡器的信号OSC_ON为 0，立刻关断振荡器，跳过一定的周期，无开关损耗。图 8中从芯片稳定工作后的总电流I总和 4个开关管的Ids1～Ids4电流可看出芯片交替振荡和关断以维持稳定的输出电压。波形I总的水平线段即为静态电流，约 69 μA，动态电流最大为40 mA。开关管M1～M4切换时的最大脉冲电流分别为24 mA、39 mA、40,mA、27 mA，比文献[4]中相对应开关管切换产生的最大脉冲电流(146.2 mA、57.6 mA)有了明显改善。极低的动态和静态电流可有效提高系统转换效率，降低功耗。

芯片输出温度特性主要由带隙基准的温漂决定，因基准温漂只有 9 mV左右，故芯片输出电压也有良好的温度特性，图9为-35～+125 ℃范围内输出电压只变化了18 mV左右。

图9 输出电压随温度的变化Fig.9 Variation of output voltage with temperature

4 结 语

基于CSMC 0.5 um CMOS工艺设计了一种低静态功耗、宽工作温度范围、高稳定性低纹波的高效 PSM 调制 DC-DC升压芯片，重点分析了改进的使能控制、时钟逻辑电路，带隙基准和衬底最高电位选择电路，采用电容器来贮存能量实现电压提升，占用空间小，使用成本较低。仿真结果表明，通过对电路的优化设计，进一步提升了芯片的功耗、稳定性以及工作性能，具有较大的研究意义和市场应用价值。

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A Design of Improved High-performance PSM Modulation Boost IC

ZHANG Zifang
(Tianjin Lianda Communication Development Ltd.，Tianjin 300192，China)

A design of PSM (Pulse Skip Mode) boost DC-DC IC base on CSMC 0.5 μm CMOS technology was presented. The circuit’s overall structure was optimized to greatly reduce the static power. In the study, a clock logic control circuit which can prevent oscillator from accidental gesturing, a wide range low temperature coefficient band gap reference and a substrate maximum potential selector circuit were separately designed to effectively restrain ripple derangement, decrease the pulse current flow through the switching transistor, broaden the IC’s temperature range, avoid latch up phenomenon and decrease the chip area. As simulation results indicated, the proposed improvement measures enabled this IC’s lower steady ripple, lower static power and wider working temperature range compared with traditional voltage doubling charge pumps, thus further improving the performance of boost charge pump chips.

PSM modulation；logic control；pulse peaking；static current；substrate potential

TN432

A

1006-8945(2015)11-0023-04

2015-10-08