徐桂娟，郜 明

（贵州大学 理学院，贵州 贵阳 550025）

随着大规模集成电路工艺技术的发展，特别是在系统芯片（System On a Chip，SOC）中集成的晶体管数量越来越多，集成度日趋增大，芯片功耗已经成为集成电路设计领域一个不可回避的关键问题。内建自测试（Built-In Self Test，BIST）技术是目前SOC可测试性技术的主要方法，它使电路本身产生测试信号，自行检查测试结果，因而在硬件电路中需增设测试信号发生器、输出响应分析器和测试控制器3部分来完成自测试功能。一般来说，芯片有正常和测试两种工作模式。但是因为测试矢量间的低关联特性，使得在测试期间电路中节点的翻转活动率增加，导致测试时的功耗通常会显著高于正常工作时的功耗。研究表明芯片在测试阶段的功耗是正常工作状态下功耗的两倍之多[1-2]。目前，低功耗测试技术的研究还不成熟，基本上处于蓬勃发展的学术研究阶段。降低测试期间的功耗是学术界和工业界研究的热点问题。因此研究实用的可测试性设计中降低功耗的一些关键技术和方法，对于促进我国IC设计业发展具有很重要的现实意义。

1 功耗分析

通过研究可知，在COMS电路中，功耗的来源包括4种：功能跳变、短路电流、竞争冒险和漏电流[3]。具体可分为动态功耗和静态功耗两类。

静态功耗主要是由于衬底漏电以及亚阈值导电特性造成的电能消耗。但由于CMOS结构的互补对称性，同一时刻只有一个管子导通，因此它相对较小；而动态功耗是电路工作时状态发生改变而产生的，它主要由3个部分组成：电路瞬间导通引起的短路功耗、逻辑翻转引起的功能跳变、通路延时引起的竞争冒险功耗。……