焦凌彬,姚凤薇

(上海电机学院 电子信息学院,上海 201306)

在第四代(4G)甚至更先进的第五代(5G)无线移动通信系统中,信息内容呈现爆炸式增长,高速率的数据传输要求更高的频率、更宽的带宽和更低的功耗[1]。功率放大器作为一个射频终端的重要器件之一,为了适应多标准通信环境中的高数据传输速率和无失真传输,如何提高其线性度已成为业内的研究焦点[2]。

相对于成本较高的氮化镓(GaN)工艺和低成本但高寄生、高频适应性差的互补金属氧化物半导体(CMOS)工艺,GaAs HBT 以其高频适应性强和低成本成为目前商用功率放大器的首选[3]。

朱海等[4]采用了一种自适应偏置结构,在一定程度上抑制了增益压缩,提高了电路稳定性,但是放大器整体线性度较低。堵沈琪等[5]采用的自适应线性化偏置电路,提高了功率放大器对电压和温度的适应能力,但增益有待提升。KANG 等[6]采用的偏置电路和变压器匹配结构,但设计的放大器增益和输出功率还不够高。

本文基于厦门三安公司的2 μm GaAs HBT 工艺,采用三级放大电路结构,设计了一款工作在3.3～3.8 GHz 频段的射频功率放大器。为了提升增益和线性指标,采用一种新型的有源自适应偏置电路,当晶体管工作在大信号模式下,能够有效地解决因自热效应导致的静态工作点偏移以及增益压缩的问题。

在输入匹配网络部分引入LC 型匹配结构,保证信号最小损耗和良好的线性度传输。一、二级级间匹配和二、三级级间匹配分别使用T 型和CLLC 型结构,减小匹配损耗,在一定程度上对增益平坦度起到改善作用。输出匹配网络部分更是采用多LC 结构以及并联LC(TANK)式结构,对二次、三次以及四次谐波分量进行抑制。

1 电路设计原理

1.1 放大电路结构

为了获得较高的增益和线性度指标,电路整体架构采用三级放大结构。图1 是GaAs HBT 功率放大器的结构示意图,包括三级放大晶体管、偏置电路以及匹配网络部分。其中工作电压Vreg=2.7 V,Vbat=5 V,其集电极电压Vcc根据配置于4.5～5.5 V 区间内可调。

图1 电路结构图Fig.1 Circuit structure diagram

1.2 有源自适应偏置电路设计

偏置电路作为射频放大器的重要组成部分,为电路提供直流偏置点,直接影响功率放大器的增益、效率以及线性度指标。GaAs HBT 工艺在大功率输入时,基射结的电压降低以及工艺本身的自热效应都会导致晶体管工作点变化,引起整体电路增益和线性度的变化。

本文提出一种如图2 所示的新型有源自适应偏置电路,在传统镜像电流源结构的基础上,增加晶体管Q1稳压,调节负反馈电阻R2和R3的阻值进行分压,在抑制自热效应与提升线性性能之间均衡,得到最佳镇流电阻R8的大小,该偏置电路对增益平坦度和线性性能提升较大。整体偏置电路包含了两个二极管形式连接的Q2和Q4,同时Q1和Q3组成镜像电流源结构,还有线性电容C0以及负反馈电阻R2和R3。其中负反馈电阻R2和R3可以改变晶体管Q1和Q3共基极电压压降,从而影响Q0基极电压大小,对静态工作点偏移起到调节作用。随着射频功率的提升,功放管Q0的直流电流会增大,因为HBT 的自热效应以及基射结整流作用,Q0的基极电压Vb0将减小。同时由于部分射频泄漏到偏置电路中,经过晶体管Q1和旁路电容C2直接到地。

图2 有源自适应偏置电路Fig.2 Active adaptive bias circuit

故Q1和Q3的基极电压Vb1始终保持不变;泄漏功率使晶体管Q1直流电流增大,基射级整流使得电压减小,导致电位Ve1被抬高,因此晶体管Q0基极电压Vb0得到了补偿,该镜像电流源结构的改进对线性度的改善也是十分有效的。

此外,该结构具有温度补偿的功能,当放大器HBT 晶体管随温度升高产生自热效应时,偏置电路中的HBT 晶体管会起到负反馈的作用,使偏置电流保持稳定[7]。

电阻R8可以抑制晶体管Q0自热效应导致的电流增大,提高温度稳定性。但是R8提高了偏置电路的阻抗,一定程度降低了线性性能,故在抑制自热效应和提高线性性能之间,R8的阻值大小需要得到均衡。

本文通过电路仿真实验,验证R8电阻对增益压缩和抑制自热效应的均衡值为77 Ω。由于各偏置电路的结构与原理均相同,以第一级偏置电路为例。第一级放大管采用两个HBT 晶体管并联,电阻R8也是并联的,实验中在偏置电路中串联一个50 Ω 电阻即增大R8的阻值,晶体管Q0基极电压大小为1.35 V,电流为34.7 mA,阻抗也随之增大,因为电流减小的缘故,HBT 晶体管自热效应也就相对降低,此时AM-AM 仿真曲线图3 显示功率增益明显降低即增益压缩,增益平坦度降低,线性度也随之降低。反之,减小R8阻值,晶体管Q0基极电压为1.33 V,电流为54.9 mA,阻抗随之减小,由于电流变大,HBT 晶体管自热效应也就相对明显。此时AM-AM 仿真曲线图3 显示功率增益有明显提高,增益更为平坦,线性度也随之提升。

图3 R8阻值变化对应的AM-AM 曲线图(3.55 GHz)Fig.3 AM-AM curves change with R8 resistance(3.55 GHz)

1.3 匹配网络设计

定义频率为f0的正弦信号网络,品质因子Q定义为:

由式(1)可知,存储能量和平均功耗之比与品质因子成正比。

其带宽BW 定义为:

从式(2)可以得出Q值与电路带宽成反比;因此需要设计高宽带的匹配,就必须注意匹配网络的Q值。

需要注意的是,对于多级配网络而言,其第n个节点的品质因子Qn表示为:

从式(3)可以看出,电路带宽与多级匹配网络的Q值最大节点是有关联的,因此在多级匹配电路设计时,需要降低各级匹配网络的Q值[8]。

由功率放大器的功能特性基础来分析,输出匹配网络部分主要注重功率的线性传输特性,输入和级间网络匹配是为了保证信号最小程度损耗以及最佳线性度传输,较好的匹配结构带来的好处可以反映在增益、线性度等指标上[9]。

根据阻抗匹配理论,在一定带宽内的匹配,其阻抗变换比越大,匹配难度及损耗也随之增大[10]。在射频放大器设计中,输入匹配网络对增益的影响比对线性度和效率两个指标的影响更大一些。本文输入匹配网络采用LC 型匹配网络,保证带宽的情况下,尽量减少匹配的损耗。

一、二级输出阻抗与二、三级输入阻抗差异较小,阻抗变换也比较小,相对而言级间匹配网络设计较简单[11]。一、二级匹配网络是T 型匹配结构;二、三级匹配网络是对称式双LC 结构;作用是减少一定的损耗,降低匹配网络的Q值以改善电路的带宽、稳定性及增益平坦度。

本文设计的输出匹配网络如图4 所示,由两组串联匹配LC 组合、TANK(LC 并联)结构和最后一组的串联匹配LC 组成。前两组LC 匹配结构将频率为2f0的波到地,以抑制二次谐波分量;最后一组将C15和L11串联用来抑制四次谐波分量,使频率为4f0的波到地,从而起到抑制作用。其中,L8和L9为串联S1组合,L9和C13为串联S2组合,L11和C15为串联S3组合。

图4 输出匹配网络Fig.4 Output matching network

式中:ZSi为串联LC 结构的阻抗;C′为串联LC 结构的等效电容值。

LC 滤除二次谐波需满足两个条件: 其一是对于基波而言在S1和S2处等效为一个电容,其二是S1和S2处对二次谐波阻抗为0;那么同样基波在S3处也等效为一个电容,在S3处对四次谐波阻抗为0。

由Smith Chart 仿真等效电容值,最终计算可得各元件值大小:L8=0.29 nH,L9=0.31 nH,L11=0.27 nH,C12=1.73 pF,C13=1.6 pF,C15=0.47 pF。

并联匹配组合TANK 式结构,对于频率为3f0的波来说,其阻抗为无穷大,从而起到抑制三次谐波的作用。

式中:ZTANK为并联LC 结构的阻抗;L′为串联LC 结构的等效电容值。

并联匹配组合TANK 滤除三次谐波满足以下两个条件: 其一是基波在TANK 处等效为一个电感;其二是在TANK 处对三次谐波阻抗为无穷大。由Smith Chart 仿真其等效电感值,最终计算可得各元件值大小:C10=0.18 pF,L10=1.2 nH。

整体输出匹配网络不仅拓宽了带宽,在一定程度上提升了稳定性和增益平坦度,更重要的是还对谐波的抑制起到了关键性的作用[12]。

1.4 整体电路设计

图5 为本文整体电路原理图,主要由三级放大晶体管、偏置电路以及匹配网络组成。射频信号通过RFin端口位置输入,经过三级放大电路以及各级匹配网络后,从RFout端口处输出。电容C3、C4、C5、C8、C9和C16除了构成各级匹配网络,还起到隔直通交的作用,减少了各级电路之间直流的相互影响。电容C1、C6和C11起到滤波的作用。电感L2、L4和L7是三个大数值的电感,当作射频扼流圈使用[13]。电阻R9和R18是为了增加直流负反馈,使得电路工作更加稳定。

图5 整体电路原理图Fig.5 Overall circuit schematic diagram

射频功率放大器第一级偏置设计在A 类状态,可获得较大的增益,在保证不失真放大信号的同时,作为驱动电路;输出功率相对较小,第一级采用两个四指HBT 晶体管并联,发射极面积为720 μm2;第二级也是整个放大器的驱动级,偏置在AB 类状态下,保证后一级输出功率达到所需要的目标;第二级采用四个四指HBT 晶体管并联,发射极面积为1440 μm2;第三级是功率级电路,工作在深AB 类状态,提高电路增益及线性度,同时提升电路的输出功率;第三级采用十个四指HBT 晶体管并联,发射极面积达到3600 μm2。

2 芯片版图设计与EVB

在原理图整体仿真都满足设计要求之后,使用Cadence 软件需将原理图转为版图,并使用各层金属将各个版图器件连接,版图经过电磁(EM)仿真验证后,最终来确定整体功率放大器设计是否满足指标要求。版图绘制过程中,容易出现不符合规则之处,需要将版图导入Cadence 中,检查版图设计是否符合设计规则(DRC),若发生错误,则修改版图直至DRC错误为零。

最后是版图和原理图检查(LVS),其目的是为了检查电路连通性,验证版图器件和原理图器件各自的连接、尺寸大小、各自的所在位置是否一致。若电路设计满足各项指标,且无DRC、LVS 的问题,则可进行流片。

图6 为本文设计的芯片整体版图,尺寸为1.64 mm×0.91 mm× 0.0856 mm。整体功率放大器射频电路部分版图为对称式布局,以减小各晶体管以及各器件之间的相位差对线性性能的影响。分析晶体管通路电流大小,以合理地分布接地过孔的位置及数量。

图6 芯片整体版图Fig.6 Overall chip layout

图7 为功率放大器EVB 图片。芯片经过打线初步测试后,若性能良好则进行封装,最后搭载在EVB 上进行测试。本次设计不仅设置了片内输出匹配,在EVB 上也预留了可调整指标性能的位置,以便后期调整。

图7 功率放大器EVB Fig.7 Power amplifier EVB

3 仿真与实测结果分析

射频功率放大器的小信号S参数仿真与实测结果如图8 所示。结果显示: 在3.3～3.8 GHz 频段,仿真得到的小信号增益S21全部大于33.4 dB,S12值均小于-58 dB;实测的小信号增益S21全部大于31.2 dB,S12值均小于-45 dB。

图8 S 参数仿真与实测数据Fig.8 S-parameter simulated and measured data

S参数仿真符合工作指标,实测结果增益跌落2.2 dB 左右,其原因是有源器件模型存在偏差,导致增益有所降低,但是设计时留出余量,其值波动在可接受范围内。

图9 为功率放大器AM-AM 的仿真曲线图。功率放大器在3.3,3.55 和3.8 GHz 时,输出饱和功率分别为31.8,32.1 和31.7 dBm,增益平坦度为1 dB,1 dB 压缩点功率分别为30.6 dBm@3.3 GHz,31.3 dBm@3.55 GHz 和30.8 dBm@3.8 GHz。

图9 功率放大器AM-AM 仿真曲线Fig.9 AM-AM simulation curves of power amplifier

图10 为功率放大器的功率附加效率PAE 的仿真曲线图。频点分别为3.3,3.55 和3.8 GHz 时,1 dB压缩点处的PAE 均高于30%。

图10 功率放大器功率附加效率仿真曲线Fig.10 Simulation curves of power additional efficiency of power amplifier

图11 为功率放大器在3.55 GHz 时的IMD3 仿真与实测结果。数据显示,输出功率为20 dBm 时,仿真数据IMD3 值低于-50 dBc。实测数据IMD3 值低于-40 dBc。实测结果略低于仿真结果是因为芯片受到控制器件、非理想元器件和芯片封装的影响,但是实测值依然是可观的,反映出良好的线性性能。

图11 IMD3 仿真与实测数据(3.55 GHz)Fig.11 IMD3 simulated and measured data (3.55 GHz)

功率放大器的相邻信道功率泄露比(ACLR)测试数据结果如图12 所示。测试信号为10 MHz 带宽的调制信号,中心频点为3.55 GHz,输出功率扫描从13 dBm 至28 dBm。如图13 和图14 所示,当输出功率为27.56 dBm 时,右边带的ACLR 为-37.62 dBc,左边带的ACLR 值约为-37.94 dBc,满足设计指标要求。

图12 ACLR 实测数据(3.55 GHz)Fig.12 ACLR measured data (3.55 GHz)

图13 ACLR 测试图(3.55 GHz)Fig.13 Measured ACLR graph (3.55 GHz)

图14 ACLR 测试图数据(3.55 GHz)Fig.14 Measured ACLR graph data (3.55 GHz)

表1 是本文设计的功率放大器与不同文献功率放大器性能的对比数据,增益、饱和功率和IMD3 仅为仿真数据的对比。可以看出本文设计的功率放大器与文献所提到的功率放大器的制造工艺是相同的,但是小信号增益更大,具有高增益和高线性度,可以满足5G 通信的应用需求。

表1 不同功率放大器的性能比较Tab.1 Comparison of different power amplifiers

4 结论

本文设计了基于2 μm GaAs HBT 的一款工作在3.3～3.8 GHz 频段的高线性度射频功率放大器芯片。该功放芯片采用单片微波集成电路技术,使用了功率管级联与新型有源自适应偏置电路,并优化了匹配网络结构,提高了带宽和增益压缩,抑制了谐波分量带来的影响。芯片尺寸仅为1.64 mm×0.91 mm ×0.0856 mm。仿真结果表明,该功放在3.3～3.8 GHz 频段内,功放芯片的小信号增益为33.4 dB,输出饱和功率为32.1 dBm@3.55 GHz,增益平坦度为1 dB;1 dB 压缩点处功率为31.3 dBm@3.55 GHz,功率附加效率PAE超过30%;当功放的输出功率为20 dBm 时,IMD3 低于-50 dBc。实测数据显示: 小信号增益大于31.2 dB;输出功率为20 dBm 时,IMD3 低于-40 dBc。从仿真和实测结果得知,IMD3 性能得到了提升。当输出功率为27.56 dBm 时,ACLR 的值为-37.62 dBc,符合设计指标。