尹卓 苏悦阳 罗代艳 马莹 王刚 朱娜 刘力锋 吴汉明 张兴,†

1. 北京大学软件与微电子学院, 北京 102600; 2. 中芯国际集成电路制造(北京)有限公司, 北京 100176;3. 中芯国际集成电路制造(上海)有限公司, 上海 201203; 4. 浙江大学微纳电子学院, 杭州 310058;

传统的半导体集成电路制造工艺由材料沉积、光刻、材料去除(包括刻蚀和研磨)、清洗和注入等基本单项工艺组成。材料沉积–光刻–材料去除–清洗或光刻–注入–材料(光阻)去除–清洗为一次加工循环, 每一个加工循环都在晶圆表面形成一层特定性能材料的图形(layer), 这些图形直接或间接地含有电路信息。将这些含有电路信息的图形按照一定的要求有序地组合叠加起来, 就可以形成有效的芯片电路。

为保证各单项工艺的加工精度, 芯片划片槽上一般还需要制造很多用于光刻对准、工艺检测、基本器件功能测试等的辅助图形和辅助电路[1–2]。图1(a)标记为光刻掩膜版上不同的图形区域, 图 1(b)为用于光刻对准的标识图形[3]。这些图形可保证光刻套刻精度, 使单层光刻工艺间的对准被控制在极高的精度范围内。图 1(c)为检查单项工艺加工效果的辅助图形[4], 在指定工艺后, 通过对图形进行量测, 可以有效地掌握加工的精度和效果, 及时发现工艺异常并及早改善, 避免晶圆报废。图 1(d)为一种电学晶圆允收测试(wafer acceptable test, WAT)结构, 产品加工完毕后, 通过对这些结构进行电学测试, 可以监控晶圆加工整合过程的各步骤的工艺是否正常和稳定。

图1 掩膜版划片槽图形Fig. 1 Mask scribe lane area patterning