陆 斌，严利民

(上海大学 微电子研究与开发中心，上海 200444)

作为序列密码体系之一的祖冲之(Zu Chongzhi, ZUC)密码是由我国自主设计的首个成为国际标准的密码算法，主要用于无线通信领域的信息安全[1].随着物联网技术的发展，在资源有限的物联网终端中保障信息安全的工作对密码算法提出了更严苛的要求[2-3]，因此设计更少资源开销的ZUC密码架构具有现实意义.

ZUC密码的核心和主体是ZUC算法，以及以ZUC算法为基础的完整性算法128-EIA3和机密性算法128-EEA3[4].目前除了一些ZUC算法的直接硬件实现[5]，也有许多文献对ZUC算法硬件架构进行了进一步研究： Wang等[6]对ZUC算法的线性反馈移位寄存器(Linear Feedback Shift Register, LFSR)设计了四级流水线以降低关键路径延时，实现了较高的运行频率，但是其硬件开销较大；Zhang等[7]提出了基于进位保留加法器(Carry Saved Adder, CSA)结构的LFSR以及并行运算的模(2311)加法单元，可以在不使用流水线的情况下有效降低关键路径的延时；Liu等[8]在此基础上设计了二级混合流水线机构，能够进一步提高ZUC算法的运行频率.

上述研究主要致力于优化LFSR从而降低关键路径延时提高性能，但是很少涉及S盒部分的优化.S盒在ZUC算法中占据了较多的资源开销，32 bit的S盒由4个8 bitS盒并行组合而成，其中S0和S2为同一个S盒(S0-box)，S1和S3为同一个S盒(S1-box).在上述的研究文献中S盒基本上由查找表的方式实现[5-8]，导致了较多的硬件开销或是额外的存储资源.ZUC算法的S0-box本质上是一个3层Feistel结构[9]，而S1-box与AES(Advanced Encryption Standard)算法的S盒构造上几乎相似，可以参考AES算法的S盒研究方法[10]对其进行优化.