一种低硬件复杂度极化码译码器的FPGA实现
2021-09-23丁响
丁响
(西南电子技术研究所 四川省成都市 610036)
信道编码用于对抗信息传输过程中的干扰,将因干扰导致的错误信息进行纠正,提高通信的可靠性。经过几十年的发展演变,Turbo码和LDPC从众多信道编码方案中展现出优势,是当前应用最多的两种编码方案,其性能优越,但是复杂度较高,且不能完全达到香浓极限。由E.Arikan[1]提出的极化码(Polar Code)作为第一种理论上可以使信道容量达到香农极限的编译码方法,成为编译码领域的的研究热点。华为公司对极化码做了大量研究,取得了较多专利成果,并成功将极化码推举为5G控制信道的编码方案,使得我国在通信领域走上了世界舞台。
出于知识产权的原因,越来越多的项目要求使用极化码编译码方案。当前,极化码的研究主要集中在如何提高译码性能、降低计算复杂度、减少译码延迟、节省硬件资源等问题上,使其能应用于实际系统。
在算法研究方面,E.Arikan在提出极化码构造理论的同时,给出了一种极化码SC译码算法,该算法与置信度传播(Brief Propagation,BP)算 法 和最大似 然 比(MaximumLikelyhood,ML)算法相比,译码复杂度最低。Vardy[2]等学者提出的连续删除列表(SCL)算法和Niu.K[3]等学者提出的连续删除堆栈(SCS)算法是基于SC 算法的改进,都是通过增加SC算法中的候选路径来提高译码性能,降低误码率,但同时也增加了译码的复杂度。
在硬件实现方面,最早Leroux 等人提出了几种SC译码器的硬件实现结构[4-5],其中经典结构有树形以及线性结构等。后来,Leroux等人对其进一步优化,提出了SC译码的半平行译码结构[6],该结构通过牺牲较小的吞吐率来大幅度降低系统复杂度,但内存复杂度没有改善。……
