陈嘉豪，李浩明，王腾佳，王志宇，刘家瑞，郁发新

(浙江大学 航天电子工程研究所，杭州 310027)

锁相环(Phase locked loop, PLL)是目前射频接收机中频率综合器的主要结构形式，其基于参考时钟产生高精度、低相位噪声的输出时钟信号.参考时钟的频率及PLL的分频比决定了输出时钟信号的频率.通过提高参考时钟频率，降低PLL的分频比可以降低PLL输出信号的带内噪声和小数分频量化噪声.

在PLL系统输入时钟频率难以提高的应用场景中，文献[1-4]加入参考时钟倍频器(Reference frequency doubler, RFD)对PLL输入参考时钟进行频率倍增，有效降低了PLL的带内噪声和量化噪声.然而，这些倍频器主要采用异或门(XOR)结构，若输入信号的占空比偏离50%，输出二倍频信号的频率稳定性会降低，以该二倍频信号为参考时钟会恶化PLL的相位噪声，增大输出信号的杂散.因此需要在RFD中对输入时钟占空比进行校准.传统的占空比校准方式分为数字校准和模拟校准两种.文献[5]的比较显示：数字校准精度受延时长度限制，且对工艺角、电压和温度(Process corner, voltage and temperature, PVT)变化敏感，对杂散的抑制有限.模拟占空比校准方式虽然可以实现更高的校准精度，但其占空比校准范围通常较小.

本文提出了一种集成数模混合占空比校准的参考时钟倍频器对PLL的噪声和杂散性能进行改善.在占空比校准电路中通过对数字边沿调整技术扩大了占空比校准范围，采用模拟占空比校准环路提高占空比校准精度，并通过控制算法协调两种占空比校准电路的工……