王华东　晏中华　何丰

【摘要】逻辑器件的延迟问题在传统数字电路课程中通常是被忽略的内容，但在现代数字逻辑电路设计过程中，逻辑器件的传输延迟及相关时序问题已经成为电路设计的关键。本文探讨了数字逻辑电路课程中引入时延及时序问题的必要性，并在实际的数字电路课程教学过程中进行试点，最终对试点结果进行了分析总结。

【关键词】数字逻辑电路  时延  时序约束

【Abstract】Delay of the logical devices has usually been neglected in traditional digital logical circuits course. However， it and relevant timing analysis problem play more important roles than before in current logical circuit design process. In this paper， the necessary of adding logical devices delay and timing analysis problem in digital logical circuit course is discussed， and actual teaching process of the delay and time constraints in logical circuits course is introduced. At the end of the paper， the conclusion of the attempt is given.

【Keywords】digital logical circuits; delay; timing constraint

【基金项目】重庆邮电大学教育教改项目（项目编号：XJG19207）。

【中图分类号】TN79 【文献标识码】A 【文章编号】2095-3089（2021）08-0136-03

在目前常见的数字逻辑电路的教材中[1]，数字逻辑电路中的信号传输延迟通常是一个被回避掉的问题。一般来说，数字电路教材只有三处会涉及到时延的相关内容：第一处是竞争和竞争冒险;第二处是SR锁存器的不定态介绍;第三处是传输延迟边沿JK触发器的原理讲解。虽然有涉及，但除了竞争冒险，通常教材并不会对时延问题的影响展开深入的讨论。

产生这个现象的主要原因可能是，在传统的数字电路课程中，除了竞争冒险现象以外，逻辑器件的信号延迟不会对数字电路的分析设计有明显的影响。由于晶体管电压电流变化导致的时延通常都是微秒甚至纳秒级别，因此在传统数字电路设计中时延的影响确实可以忽略不计。但随着半导体技术的飞速发展，逻辑电路的工作时钟越来越高。逻辑器件的时延对逻辑电路设计的影响也越来越明显。因此，在当前数字逻辑电路的课程中，是否需要对逻辑器件的延迟问题展开分析讨论，让学生理解时延问题的原理及对逻辑电路设计的影响，应当是数字逻辑电路课程教师重视和并进行讨论的问题。……