宋林峰，沈 鑫，应雯漪，田元波，张秀均，季振凯

（无锡中微亿芯有限公司，江苏无锡 214072）

1 引言

随着通信系统的日新月异和数据信息流量的爆发式增长，相关通信协议在推陈出新的同时，对数据传输速率的要求也越来越高。国际上基于高速串并收发器（SerDes）的串行数据传输速率已向56 Gbit/s 甚至112 Gbit/s 发展，随之而来的是高速SerDes 功能、性能参数复杂度的提升，因此针对高速SerDes 的高效调试方法成为必须要研究的重要课题。

高速SerDes 一般都包含可测性设计（DFT）[1]，传统的高速SerDes DFT 方法主要有两种：一种是基于JTAG 的边界扫描法；另一种是内建自测试（BIST）。这两种方法已经普遍用于高速SerDes 的设计和测试，但这两种方法主要测试一些内部基本功能，许多外部参数如发送端眼图、抖动[2]，接收端抖动容限等都无法独立测试。针对这些外部参数一些研究人员提出了基于ATE 测试的方法[3]，利用自动测试设备（如V93000[4]）和误码率分析仪进行测试，但主要考虑的是SerDes 测试覆盖率的提升，并不适用于SerDes 应用中的调试。以上三种方法均不能对SerDes 的参数进行动态调整，因此在一段测试码中只能测试小部分功能和参数，对于需要调节SerDes 多个参数的情况，需要配置多个测试码，测试时间会大大延长。Xilinx 作为FPGA 行业的领导者也提供了针对其高速SerDes IP 的测试和调试方案——集成式误码率分析器（IBERT），但IBERT 作为一个软核，只集成在Xilinx 的产品当中，且需要用到FPGA 中的集成逻辑分析核（ILA）、集成控制核（ICON）以及专用调试软件ChipScope，因此不适用于很多自主国产SerDes 和通用SerDes。……