苏 浩 ，郭 京 ，牟仕浩 ，罗云霞 ，华尔天 ，闫树斌 ，3

（1.中北大学仪器与电子学院，山西 太原 030051；2.浙江水利水电学院电气工程学院，浙江 杭州 310018；3.中北大学电气与控制工程学院，山西 太原 030051）

CMOS技术具有低功耗和高集成度的特点，它最初是为数字电路应用而设计的。随着近几年来半导体技术的不断发展，集成电路制造工艺不断优化，CMOS技术也被广泛应用在模拟电路中。现在，CMOS技术已经成为设计低成本、低功耗和高集成度的模拟前端（WIFI、蓝牙、GPS、ZigBee和RFID）主流的选择。

锁相环电路是由模拟电路和数字电路组成的。在最近几代通信系统中，锁相环已经成为实现频率合成器的标准方法。锁相环本身的设计也是极具挑战性的。

电荷泵锁相环由于其具有捕捉时间短、捕捉范围宽、线性度好和稳态相位差几乎为零的优点，被广泛运用在各类频率合成器的设计中。

文中主要设计了一款应用在锁相环系统中的鉴频鉴相器和电荷泵的CMOS电路。

1 PFD/CP相位误差分析

锁相环电路[1]主要包括鉴频鉴相器（Phase-Frequency Detector，PFD）、电荷泵（Charge Pump，CP）、环路滤波器（Loop Filter，LF）、压控振荡器（Voltage Control Oscillator，VCO）和分频器（Frequency Divider，FD），文中参考信号频率设定为10 MHz。

PFD/CP电路采用TSMC 0.18 μm工艺库中晶体管和其他无源元件进行设计。晶体管和其他无源元件的非理想因素会给电路带来诸如电流泄漏、电荷共享和电流失配等一系列问题，从而会引起锁相环电路周期性的抖动，在VCO输出端形成噪声[2]。

一旦锁相环锁定，电荷泵在大部分时间里是不工作的。只有在复位过程中形成正负脉冲电流的那一小段时间内，它才被激活工作。该电流不会改变VCO的控制电压，但是可能会引起锁相环抖动。这些小的脉冲电流形成了输出信号噪声[3]。

产生这类噪声的主要原因可以总结为下面几点：泄漏电流、电荷泵充放电电流的差异、锁定状态下电荷泵充电脉冲和放电脉冲的不匹配。

PFD的导通时间和延时失配是由PFD的结构决定的，而电流失配和电荷泵电流大小是由电荷泵的结构决定的。失配电流主要是由于PMOS（P型MOS管）晶体管和NMOS晶体管之间的不匹配性能造成的，同时晶体管的一些工艺参数的不同也会导致电荷泵失配电流大小的不同，式（1）表示受电流失配影响而产生的相位误差|θe|大小：

式中，Δton表示鉴频鉴相器的开通时间，ΔICP表示失配电流的大小，Tref表示参考时钟周期大小。

由于PFD出来的两路信号（UP和DOWN信号）到达电荷泵时会存在一定的时间延迟误差Δtd，这种延迟误差带来的相位偏差可以表示为：

根据Maxim[4]，参考杂散可以用式（3）计算：

其中，Δφ表示由上述3个因素引起的相位误差，BW代表锁相环的带宽（Hz），N是分频数，fp是三阶环路滤波器引入的另一个极点。相位误差|θe|可以用式（4）估计：

其中，Tref表示输入参考信号的周期，Tswitch表示电荷泵锁定状态下开关闭合的时间，ΔI表示锁定状态下电荷泵失配电流的大小，ΔT表示锁定状态下电荷泵失配电流的时间差。

因此，为了降低相位误差，设计了一个带有延时模块，且输出四路控制信号的PFD，以及一个低失配电流大小可调的电荷泵电路。

2 鉴频鉴相器的设计

鉴频鉴相器主要根据两路输入信号的相位和频率差生成正比于这个差值的输出信号。鉴频鉴相器其中一路输入信号是由石英晶体生成的恒定信号，另一路输入信号是来自于通过分频器后的输出信号[5]。鉴频鉴相器的功能是通过调整VCO控制信号从而修正振荡器信号和石英晶体参考信号的频率和相位差。

鉴频鉴相器由两个D触发器和一个与门构成。初始状态下，鉴频鉴相器的两路输出信号（UP和DOWN）都为低电平，当任意一个输入信号的上升沿到达时，D触发器会将输入信号（通常连接至高电平）输出，而另一个D触发器将继续维持低电平输出。当第二个信号上升沿到来时，它也将输出高电平。这时，两个D触发器的输出信号均为高电平，通过与门后，该高电平信号使两个D触发器复位。文中设计的D触发器采用TSPC（True Single-Phase Clock，真单相时钟）逻辑，TSPC结构相比于传统主从D触发器，具有电路结构简单，工作速度快，功耗较低的优点，是目前最流行的PFD结构。触发器的D输入端都接逻辑“1”，因此上升沿时触发器输出高电平，这样可以采用与门实现复位信号。D触发器中RESET是高电平复位端，CLK为信号输入端，Q为触发器输出端。但PFD存在死区（dead zone）的问题。当两路输入信号相位差过小时，由于结电容的存在，信号会存在一定的上升和下降时间，在这部分时间里，由于脉冲电平没有到达足够开启MOS管的电平要求，导致电荷泵无法正常工作，也就无法通过改变压控振荡器的控制电压使得输入信号稳定。死区效应的存在使得压控振荡器必须等到随机相位误差积累到一定程度之后才能使环路反馈正常，这会导致抖动现象的存在。在-φ0～φ0这一死区的相位区间里，由于电荷泵无法正常工作，因此输出电流几乎为0，这一区域被称为死区。

死区问题将导致环路输出信号抖动的上升，并恶化锁相环系统的相位噪声。解决死区的方法之一是在复位支路上引入偶数个反相器增加延时，从而脉冲有足够时间到达高电平，解决了死区问题。

为了配合电荷泵的设计，需要四路反向对称的信号：UP，UPN，DN，DNN。由于电荷泵同时需要充电和放电支路，电荷泵的UP支路必须采用PMOS管实现，因此，UP支路也需要引入反相器从而使电荷泵可以正常工作。为了防止DOWN信号相比于UP信号产生延时，DOWN支路增加了传输门（TG）电路，这样可以确保UP和DOWN信号没有相位延迟。PFD总体设计如图1所示。

图1 PFD鉴频鉴相器原理图

3 电荷泵的设计

电荷泵的主要功能是将PFD输出的相位信息（时间信号）转变为电流信号（模拟信号），该电流信号经过环路滤波器之后会产生控制调节压控振荡器的电压信号Vctrl。

图2（a）所示是一个传统的鉴相器和电荷泵电路的原理图，鉴相器输出信号UP和DN控制电荷泵电路中MOS管的启闭，如果UP和DN均为低电平，那么两个NMOS管均未导通，由于储能电容Cp的存在，Vout保持不变；如果UP为高电平，DN为低电平，那么S1管导通，I1对 CP充电，Vout增大；如果 DN为高电平，UP为低电平，那么 S2管导通，CP通过 I2放电，Vout减小[6-8]。如图 2（b）所示，信号A频率大于信号B，则UP产生连续的高电平，推动Vout增大，通过环路反馈使得信号B频率下降，最终两输入信号相位差降为0，环路稳定[9-10]。

图2 电荷泵与PFD

电荷泵的设计对回路输出信号的参考杂散有重要影响。锁相环的电荷泵泄漏和不匹配都会产生参考杂散[11]。

当电路已经存在一个基准电流i1时，可以利用电流镜结构获得多个相同或者成比例的镜像电流i0。

当VDS1=VGS1时，晶体管M1处在饱和区，当晶体管M2满足 VDS2>VGS2-Vthn2且 VGS2>Vthn2，根据 MOS 管饱和区的公式，可以得出io与i1的电流关系：

当采取相同的集成电路工艺且在同一批次的集成电路流片时，有Vthn1=Vthn2，所以式（5）可简化为：

从式（6）可以看出，要保证i0=ki1，其中k=1，2…，必须要尽量减小沟道长度调制效应的影响。又根据ron=1/（λID）可知，当λ减小时，输出端电阻增大，从而可以减少由于电压波动引起的电流波动。为了提高电流镜输出镜像电流的准确性，需要抑制沟道长度效应调制的影响[12]，尽量避免使用工艺提供的最小尺寸的晶体管可以有效抑制此影响。

由于NMOS晶体管电子移动速度比PMOS管更快，因此M2管的W/L（宽长比）需要比M12管的更大，这是为了减少上支路的沟道电阻。除此之外，由于各个晶体管尺寸的不同，寄生电容的大小也有区别。晶体管的工作速度会随着寄生电容CH的增大而减小。当设计人员想通过提高晶体管的宽长比来提高工作速度时，寄生电容也会同时增大，而寄生电容增大会使晶体管工作速度减缓。在一定程度上，一味地增加晶体管的宽长比并不一定会加快晶体管的工作速度。因此，设计人员需要合理地设置晶体管的宽长比。

图3所示是文中采用的电荷泵电路，该结构相比于带有运放的电荷泵而言具有易于集成的优点。和传统的电荷泵电路不同，设计中充当开关的是晶体管M1和M8，这样可以减轻电荷注入误差和时钟馈通效应，从而降低压控振荡器控制电压的抖动和锁相环系统的参考杂散[13-14]。晶体管 M1、M2、M8、M12分别和M4、M5、M9、M11配合，可以精确地映射电流源 I6的电流（50 μA）。

图3 电荷泵CMOS原理图

电荷泵电路中各个晶体管的沟道长、宽数据如表1所示。

表1 电荷泵中晶体管的沟道长度、宽度

4 仿真结果分析

4.1 鉴频鉴相器仿真分析

瞬态仿真采用TSMC（Taiwan Semiconductor Manufacturing Company）0.18 μm工艺库，是由Cadence提供的Spectre simulator得到的。图4所示是PFD仿真波形图，图 4（a）（b）（c）对应的分别是当参考频率等于、大于和小于分频器输出频率时，对应的UPN和DN输出波形。仿真波形表明，PFD具有良好的鉴频功能。当相位差为0，延时模块为4个延时单位时，鉴频鉴相器的导通时间仿真如图5所示。由仿真结果可知，鉴频鉴相器的4个延时单位的导通时间约为1 ns，因此每个延时单位控制的导通时间约为0.25 ns。

图4 电荷泵输出电流图

4.2 电荷泵仿真分析

当环路锁定时，理想的电荷泵输出的充放电电流应该是相等的[15]，此后通过环路滤波器产生调节VCO的控制电压。图4（a）是在参考频率和分频器输出频率同频同相时的波形图，此时IUP=36.9 μA，IDW=39.1 μA，充放电电流最大差距仅为2.2 μA，这意味着两者最大失配百分比小于6%。为了测得电荷泵电流失配对锁相环的影响，在仿真过程中测量了环路滤波器的输出电压值，见图4中信号Vctrl。

图5 鉴频鉴相器延时模块仿真图

图6 PFD/CP相位噪声测试结果

当 fREF=fDIV时，电荷泵充放电电流同时开启，由于存在少量电流失配，Vctrl出现波动，但输出稳定后是一个常量，此时振荡器输出信号稳定，锁相环环路锁定；当 fREF=fDIV时，Vctrl上升，控制振荡器输出频率上升，直到 fREF=fDIV；当 fREF=fDIV时，Vctrl逐步下降，控制振荡器输出频率下降，直到 fREF=fDIV。

4.3 相位噪声

通过Spectre RF仿真工具（PSS和Pnoise仿真）得到鉴频鉴相器和电荷泵总体的输出相位噪声图。如图6所示，输出信号相位噪声在1 Hz处大小为-114.8 dBc/Hz@1 Hz，在1 MHz处大小约为-145 dBc/Hz@1MHz，电荷泵的泄漏电流和电荷注入误差得到了有效抑制，输出信号相位噪声较小。表2列出了几种电荷泵结构的参数表现对比。

表2 几种CMOS CP的性能表现对比

5 结 论

采用TSMC 0.18 μm CMOS工艺，设计并实现了一款应用在芯片级铷原子钟3.4 GHz激励源中的鉴频鉴相器和电荷泵电路。鉴频鉴相器由两个边沿触发、带复位的D触发器和一个与门组成。为了消除死区，在鉴频鉴相器复位支路加入了延时单位。电荷泵采用电流镜结构设计，有效抑制了电流失配，进一步降低了输出信号的噪声。测试结果表明，在电源为1.8 V，电荷泵电流为50 μA时，充放电电流失配最大仅为2.2 μA，输出噪声为-145 dBc/Hz@1 MHz。