窦润江 ，曹中祥，李全良，冯 鹏 ，刘力源 ，刘 剑 ，吴南健 ,

(1. 中国科学院半导体研究所半导体超晶格国家重点实验室，北京 100083；2. 中国科学院大学材料与光电研究中心，北京 100049；3. 中国科学院脑科学与智能技术卓越创新中心，北京 100083)

高速CMOS 图像传感器能将人眼无法分辨的高速现象捕捉下来，广泛应用于科学研究、运动分析、工业机器视觉和航空航天等领域[1-7]．高速CMOS 图像传感器的像素性能决定了成像速度和质量．近年来相关研究机构提出了4 个晶体管(4 T)结构、5 个晶体管(5 T)结构以及8 个晶体管(8 T)结构的高速CMOS 图像传感器像素[8-10]，这些像素采用具有低噪声、低暗电流和高量子效率(quantum efficiency，QE)特点的掩埋型光电二极管(pinned photodiode，PPD)作为光电转换器件[11-12]．但是由于高速图像传感器的像素通常采用大尺寸的PPD 结构，使得像素的设计面临如下两个关键问题．首先，在大尺寸PPD 中，横向电场较弱，电荷的转移只能通过载流子的扩散运动来完成，因此电荷的转移速度较慢，限制了成像速度．其次，当电荷传输管从导通状态切换至关闭状态时，电荷传输管传输沟通中部分电荷会反弹回PPD中，将导致图像拖尾现象．另一方面，像素信号读出电路是高速CMOS 图像传感器的核心模块之一，读出电路的性能决定了图像传感器的速度和质量．设计面积小、功耗低的像素信号处理电路及其阵列需要面对各种设计挑战．

针对上述问题，本文采用了具有梯度掺杂PPD和非均匀掺杂沟道传输管的像素结构设计了像素阵列；采用结构紧凑、功耗低的模拟预处理和逐次逼近型模数转换器(SAR ADC)电路设计了列并行像素信号读出电路阵列；……