谭宁禹

摘要：近年来，5G和物联网应用对片上系统时钟提出了新的需求。锁相环在片内发挥着重要的作用，以产生不同的时钟源。这些新需求的主要關注点快速锁定、低功耗、低噪声和小面积。随着CMOS工艺的发展，模拟锁相环的工作电压逐渐降低，其设计面临着巨大的挑战。根据市场需求，采用全数字锁相环（ADPLL）进行数字设计，以减少设计时间和设计工作量。此外，使用标准单元实现的ADPLL不仅可以加快设计时间，而且可以提高可移植性。当系统处于休眠状态时，锁相环功耗控制着系统的待机功耗。因此，如果锁相环可以快速锁定频率和相位，锁相时间就可以减少，这样锁相环就可以在低功率模式下关闭。本文提出了一种基于频率预测算法的快速锁定ADPLL。该锁相环在中芯国际130nm CMOS-Y-艺中进行了实现和验证。

关键词：全数字锁相环;快速锁定;频率预测算法

0引言

近年来，随着5G和物联网的发展，锁相环（PLL）在片上系统（soc）中扮演着重要的角色。在一个soc中，通常需要几个锁相环为不同的I/O接口提供不同的时钟源。锁相环产生不同的频率，适用于不同的应用场合，广泛应用于移动通信系统、无线通信系统和生物医学电子领域。传统锁相环是由电荷泵锁相环实现的，在先进的CMOS工艺中，锁相环的设计面临泄漏电流的挑战。此外，电压控制振荡器（Kvco）的增益由于控制电压范围的缩小而增大。因此，它很容易遭受噪声对控制电压的影响。传统锁相环中含有一些无源器件，模拟环路滤波器芯片面积大、成本高。……