张登军，逯钊琦

(珠海博雅科技有限公司，广东 珠海 519080)

随着嵌入式市场的高速发展，存储器芯片被广泛应用于手机、数码相机、硬盘和超级笔记本等设备的代码和程序存储。应用环境差异很大，大规模集成电路面临的一个普遍的可靠性问题,其中失效比例至少35%的芯片是由ESD失效导致的[1]，多数是人为因素所形成[2]，因此必须在芯片管脚添加ESD保护电路[3]。目前国内存储器工艺发展到了28 nm,随着工艺特征尺寸的不断缩小，集成电路的器件栅氧厚度越来越薄，MOS 管能承受电压和电流也越来越小，因此从每个管脚提高芯片的抗ESD 能力，需要在每个管脚上放置了合适的ESD保护电路，通过芯片内部ESD电路保护芯片内部器件避免被破坏[4]，同时需要在全芯片电源和地直接放置合适的ESD 保护电路，及时泄放芯片电源和地上面的静电，实现对全芯片管脚的静电保护。CMOS电路的ESD潜在损伤本质上就是一种失效，本文提出在芯片经过ESD测试以后，通过EMMI和OBIRCH定位，借助SEM(电子显微镜)，确定芯片失效位置，结合芯片版图设计，分析ESD失效机理，制定FIB修改方案，再次ESD测试确认。

1 静电保护电路

分析的对象是采用传统静电保护电路结构的设计，如图1所示。静电保护电路一般设计在芯片的管脚旁边，静电保护电路由反相器输出驱动管构成。本文提出了一种纳米级存储器芯片的ESD的物理失效分析方法，具体流程：(1)全ESD测试方案；(2)分析测试结果；(3)定制ESD测试方案；(4)EMMI和SEM定位失效位置；(5)分析比较失效点和版图关系；(6)制定FIB版图修改方案；(7)FIB后芯片全芯片再测试。

图1 传统静电保护电路图和版图

2 静电保护电路的版图构造

1989年T.Polgreen和P.Chatterjee解释了硅化叉指MOSFET的非均匀电流[5]，对集成电路ESD电路的改进和版图设计提出了指导性的理论依据，如图2所示是本文采用的静电保护电路的版图构建，为了防止PMOS和NMOS形成闩锁效应[6]，一是版图级防闩锁措施，包括：加粗电源线和地线，合理布局电源接触孔，减小横向电流密度和串联电阻；增加多子保护环或少子保护环，多子保护环主要可以减少衬底电阻和阱电阻，少子环则可以预先收集少子，减小横向NPN三极管的口值，从而达到减小闩锁效应的目的[7]。另一种是工艺级防闩锁措施，包括：降低少数载流子的寿命，以减少寄生双极型晶体管的电流增益，一般使用金掺杂或中子辐射技术；将器件制作于重掺杂衬底上的低掺杂外延层中，重掺杂衬底提供一个收集电流的高传导路径，降低了衬底电阻，若在阱中加入重掺杂的p+埋层，又可降低阱电阻[8]；使用浅沟槽隔离(Shallow Trench Isolation，STI)工艺，以此减小横向NPN管的口值，并从物理层面抑制PNP管与NPN管的耦合%使用绝缘体上硅(Silicon on Insulator，SOI)技术，由于绝缘层的存在，阻断了PNPN结构的放电通路，从根本上避免了闩锁的形成[9]，具体在版图的NMOS周围增加了p+接地环和NW电源环，设计原理：当PAD 与VDD或者GND发生ESD的时候，PAD通过PMOS和NMOS的寄生二极管或者寄生三极管形成泄放通路，从而泄放ESD电荷，实现保护ESD的目前，如图2所示，n+(漏端) -p+(衬底) -n+(源端) 形成寄生NPN, 同样n+(漏端) -p+(衬底) -NW(NW ring)也形成寄生NPN[10]，当PAD对VCC打负电压时候，同样n+(漏端) -p+(衬底) -NW(NW ring)寄生NPN被触发，因此在这个路径中将汇总较大的电流，要求在版图设计中，需要增加NW ring接到电源上面的导线的宽度。

图2 静电保护电路的版图构造

3 ESD电路测试

1993年ESD联合会发表了半导体器件测试的人体模型(HBM)[11]，该模型被广泛接受，在其它多个标准中被采用。1994年ESD联合会发表了半导体器件测试的机器模型(MM)[12]。1995年Sematech建立ESD工作组以从事ESD的策略规划，解决了ESD标准、ESD技术路线和测试设备。1997年ESD联合会期间测试标准委员会颁布了第一份充电器件模型(CDM)[13]。为了验证芯片ESD电路的有效性，首先芯片的ESD测试方案， 将芯片的放电测试组合分成输入/输出 -VDD/VSS, 输入/输出 - 输入/输出，VDD-VSS, 对于HBM静电测试，测试所有以上的组合，并且分别测试正向和反向ESD电压。测试后，芯片部分管脚发生短路，同时芯片的静态待机功耗增加很多，为了进一部分确认芯片ESD失效原因，进一步细化了ESD测试方案，具体方案如表1所示，测试方案1目的：检验每个管脚对电源放电的ESD放电能力；测试方案2目的：检验每个管脚对芯片地放电的ESD放电能力；测试方案3目的：抽样检测芯片I/O到I/O的ESD放电能力；实验结果表明，芯片的2脚和3脚在对VCC放负静电时候容易发生Fail, 初步不能排除I/O到I/O的Fail是否和VCC负放电有关系，因此，按照本文提出的ESD分析流程，安排对表1测试过的芯片进行EMMI亮点追踪，在图4发现芯片的管脚旁边有亮点，EMMI亮点追踪是分析半导体器件失效和可靠性的常用技术，感测来自器件的不同部分的光子发射给出故障和高电流密度区域的指示[14]。进一步安排芯片做SEM分析，发现芯片第二金属连线烧断，根据这个问题，结合上面的静电保护电路的版图构造，推断当芯片管脚2和VCC打负ESD脉冲时，芯片的n+(漏端) -p+(衬底) -NW(NW ring)形成一个寄生NPN三极管，当应力电压达到漏极的雪崩击穿等级时，电流开始流出；当电流足够大时，晶体管漏极、源极、衬底形成的寄生双极晶体管导通，所以这个通路上会有较大电流产出，通路上的走线需要能够承受这个电流。通过检查版图发现，这个通路上面的金属是0.4 μm，经电流密度计算，这个金属大约可以通过1 mA电流，但是在ESD发生时瞬间电流约为1.44 A，因此容易造成连线烧毁。

表1 ESD HBM测试方案

图3 ESD测试电流电压曲线

图4 静电保护电路失效位置图

4 ESD全芯片再测试

为了芯片FIB后的方案满足系统的ESD能力要求，再次将芯片放电测试组合分成输入/输出-VDD/VSS，输入/输出-输入/输出，VDD-VSS，对于HBM静电测试，测试所有上述组合，并且分别测试正向和反向ESD电压。通过TLP曲线观察ESD的能力和雪崩击穿的电压值，1993年高速传输脉冲(VF-TLP)ESD测试系统[15]，该系统被广泛用于ESD测试，通过捕捉整个放电过程中的电流/电压，来还原器件在HBM脉冲下的行为[16]，如图5所示，ESD的测试结果通过2 000 V，完成满足系统对芯片的静电保护要求。

图5 ESD 保护电路TLP测试曲线(FIB后)

表2 全芯片ESD HBM测试结果

5 结束语

本文提出的纳米级存储器芯片ESD的物理失效分析方法和流程，通过芯片实验结果表明，本流程具有良好的可靠性，能够有效定位ESD失效的位置和失效路径，特别适用于纳米级存储器芯片ESD失效分析，同时为其他集成电路芯片ESD保护电路的设计提供了参考。