叶常茂 卢利清

【摘 要】利用TCAD半导体器件仿真软件，对影响非晶硅薄膜晶体管输出特性的缺陷态参数及温度进行了分析和讨论。仿真结果表明：漏电流随着掺杂浓度的增大而增大，减小而减小；漏电流随着类施主态和类受主态高斯分布的增大而减小，减小而增大；漏电流随着定义模型的温度升高而增大，温度降低而减小。

【关键词】非晶硅薄膜晶体管；漏电流；掺杂浓度；高斯分布；态密度；能带密度

中图分类号： TP333 文献标识码： A 文章编号： 2095-2457（2018）20-0225-002

DOI：10.19694/j.cnki.issn2095-2457.2018.20.102

0 引言

随着低温技术和大面积制备技术的发展，非晶硅薄膜晶体管的应用也越来越广泛[1]。除了应用在有源矩阵液晶显示器和有机发光显示器中，低温技术的发展使得非晶硅薄膜晶体管可以做在其它器件的上面，如应用在静态存储器（SRAM）中，可以极大降低SRAM单元占用的面积[2-4]。非晶硅薄膜晶体管（TFT）制备工艺成熟，成品率高，适合于大面积生产。鉴于此，非晶硅薄膜晶体管（TFT）成为半导体行业领域的研究热点[5-7]。

目前，研究最广泛的非晶硅薄膜晶体管结构分为底栅结构和顶栅结构两种。虽然关于非晶硅薄膜晶体管结构设计及制备工艺研究的文献报道较多，但关于其非晶硅材料参数，尤其是关于非晶硅缺陷态参数对非晶硅薄膜晶体管输出特性的研究尚鲜见报道。本文利用TCAD半导体器件仿真软件，基于连续性DOS（缺陷态密度）模型，对非晶硅薄膜晶体管的输出特性进行了仿真研究，着重针对缺陷态参数和温度对非晶硅输出特性的影响进行了全面系统的分析。本文的仿真结果可为非晶硅薄膜晶体管材料参数選择、结构参数设计等提供有意义的参考信息。

1 非晶硅薄膜晶体管结构及物理模型

利用TCAD半导体器件仿真软件建立顶栅型非晶硅薄膜晶体管结构，如图1所示。非晶硅薄膜晶体管与衬底紧紧贴着的是源漏电极，源漏电极上面淀积有源层，有源层上面为绝缘层，绝缘层上面淀积栅极。利用TCAD半导体器件仿真软件建立网格，TFT单元宽度为3μm，网格间隔为0.25μm，纵向厚度为0.2μm，网格间隔为0.1μm。然后是非晶硅薄膜晶体管的结构，在最底层，以二氧化硅作为衬底厚度为0.2μm，往上，淀积薄金属铝作为栅极，厚度为0.3μm，然后再淀积一层二氧化硅，厚度为0.2μm，再淀积一层氮化硅，厚度为0.2μm；再往上，就是掺杂部分，淀积薄膜硅，厚度为0.15μm，掺杂磷浓度为1×1014cm-3，再淀积薄膜硅，厚度为0.05μm，掺杂磷的浓度为1×1020cm-3，最后淀积一层光刻胶。然后进行刻蚀，刻蚀金属铝的厚度为0.2μm，刻蚀硅的厚度为0.1μm。非晶硅薄膜晶体管材料电子迁移率为20cm2/（V.s），空穴迁移率为1.5cm2/（V.s），300k导带密度为2.5×1020cm-3，300k价带密度为2.5×1020cm-3，禁带宽度为1.8eV，少子寿命为1×10-8s，空穴寿命为1×10-8s。定义缺陷：倒带底的类受主态密度为1×1021cm-3/eV，价带顶的类施主态密度为1×1021cm-3/eV；类受主态尾分布的能量衰减特征为0.05eV，类施主态尾分布的能量衰减特征为0.05eV；类受主态的高斯分布为 1.0×1016cm-3/eV，类施主态的高斯分布为1.0×1016 cm-3/eV；类受主态高斯分布峰值的能量为0.6eV，类施主态高斯分布峰值的能量为0.6eV；类受主态高斯分布的能量衰减特征为0.3eV，类施主态高斯分布的能量衰减特征为0.3eV；捕获电子在类受主态尾分布的截面为1×10-17cm2，空穴在类受主态尾分布的截面为1×10-15cm2；捕获电子在类施主态尾分布的截面为1×10-15cm2，空穴在类施主态尾分布的截面为1×10-17cm2；捕获电子在类受主态高斯分布的截面为2×10-16cm2，空穴在类受主态高斯分布的截面为2×10-15cm2；捕获电子在类施主态高斯分布的截面为2×10-15cm2，空穴在类施主态高斯分布的截面为2×10-16cm2。在非晶硅薄膜晶体管输出特性仿真的过程中，所选择的物理模型包括BBT.KL，以及SRH、CVT、AUGER[8]。

2 仿真结果与分析

2.1 输出特性与掺杂浓度的关系

在相同的栅电压下，掺杂浓度越高，漏电流越大；而增大栅电压时，1e16cm-3最先发生变化，说明加的栅电压越大，掺杂浓度对漏电流的影响越大。正向偏压下，漏电流随着掺杂浓度的增大而增大，减小而减小，二者成正比关系。在施加反向偏压的情况，在栅电压-20V～0V之间，变化比较复杂。由于我们加的最小栅电压为-20V，所以就从-20V开始分析。栅电压从-20V到-16V左右，漏电流逐渐减小，同时，掺杂浓度越高，漏电流越小，当栅电压逐渐增大到-2V时，掺杂浓度最大的漏电流逐渐增大，而掺杂浓度为8e15cm-3和3e14cm-3漏电流继续减小；当栅电压从-2V增加到0V时，掺杂浓度越大，漏电流也就越大，而且相同的栅电压下，掺杂浓度越大，漏电流越大。

2.2 输出特性与nga＼ngd的关系

类施主态与类受主态的高斯分布为1e16cm-3/eV，我们先后更改类施主态与类受主态的高斯分布为5e16cm-3/eV以及8e16cm-3/eV.漏电流受类施主态和类受主态高斯分布十分明显，1e16cm-3/eV最先发生变化，施加的栅电压很小时还不是很明显，当施加的栅电压超过4V后，类施主态和类受主态的高斯分布越大，漏电流就越小，随着栅电压的增大，漏电流上升的趋势越发明显，接着5e16cm-3/eV变化，施加的栅电压很小时还不是很明显，当施加的栅电压超过4V后，类施主态和类受主态的高斯分布越大，漏电流就越小，并且，随着栅电压的增大，漏电流上升的趋势越发明显。8e16cm-3/eV分析中得出，类施主态和类受主态的高斯分布越大，漏电流就越小，并且，随着栅电压的增大，漏电流上升的趋势越发明显。正向偏压下，漏电流随着类施主态和类受主态高斯分布的增大而减小，二者成反比关系。同样也考虑施加电压在-20V～0V的情况。在施加反向偏压为0～-9V时，三种密度都比较平稳，基本保持不变，而随后1e16cm-3/eV最先发生变化，逐渐升高，紧接着5e16cm-3/eV，最后则是8e16cm-3/eV。可以说明漏电流随着栅电压的增大而增大，随着类施主态和类受主态高斯分布的增大而增大，施加的栅电压在-10V～0V时，在-10V之后，则是急剧上升。

2.3 输出特性与温度的关系

温度分别为300K、350K和400K。在400K情况下，在施加正向偏压0～20V的情况下，漏电流处于上升状态，而且施加电压越大，漏电流上升越快，在350K情况下，在施加正向偏压情况下，漏电流处于上升状态，而且施加电压越大，漏电流上升越快。由300K情况，在施加正向偏压0～20V的情况下，漏电流处于上升状态，而且施加电压越大，漏电流上升越快。其中，400K变化最快，上升趋势最先发生变化，说明，温度高时，漏电流随着栅电压上升较快，350K在蓝色曲线之后上升，300K则是最后缓慢上升.正向偏压下，温度越高漏电流随着栅电压变化越快，反之，则越慢。反向偏压时的情况即-20V～0V，与正向偏压有些不同，三者变化都很明显，正向偏压时，温度为300K的输出比较平缓，与400K的输出差别十分明显，而反向偏压时，三者变化趋势大致相同，温度为400K时，反向偏压增大时，漏电流最先上升，350K次之，300K则是最后。在-2V～-10V时，三者均比较平稳，但是在0V～-2V时，发生了大变化。

3 结论

本文重点分析了非晶硅薄膜晶体管输出特性与缺陷参数的关系，仿真结果表明：漏电流随着掺杂浓度的增大而增大，减小而减小；漏电流随着类施主态和类受主态高斯分布的增大而减小，减小而增大；漏电流随着定义模型的温度升高而增大，温度降低而减小。

【参考文献】

[1]殷晓文， 严利民， 龚露鸣. 基于Hspice模型的非晶硅薄膜晶体管特征参数提取[J]. 半导体技术， 2016（10）：746-750.

[2]崔兴美. 基于In-Ga-Zn-O沟道薄膜晶体管存储器的研究[D]. 复旦大学， 2014.

[3]孙玮. 低温工艺硅量子点多晶硅TFT非易失性存储器[J]. 半导体学报， 2013， 34（6）：064008-4.

[4]周兴华. W25X16字库制作及TFT LCD的中英文显示[J]. 无线电， 2013（12）：38-42.

[5]強蕾， 姚若河. 非晶硅薄膜晶体管沟道中阈值电压及温度的分布[J]. 物理学报， 2012， 61（8）：000401-406.

[6]刘远， 何红宇， 陈荣盛，等. 氢化非晶硅薄膜晶体管的低频噪声特性[J]. 物理学报， 2017， 66（23）：254-261.

[7]秦剑. 基于双栅结构的非晶硅薄膜晶体管建模及物理效应研究[D]. 华南理工大学， 2016.

[8]Saha S K， Ferdaus S I， Reba S I， et al. Effect of field dependent mobility and simultaneous consideration of both SRH and auger recombination on the analytical modeling of internal quantum efficiency of a si-solar cell[C].TENCON 2011 - 2011 IEEE Region 10 Conference. IEEE， 2011：662-666.