赵剑川

摘 要： 在GU系统中，通常采用STM-1接口板实现传输和接收核心网过来的STM-1语音信号的功能，并在内部做包转换（IP包/STM-1信元）处理。介绍了STM-1平台的硬件整体设计方案，分析了STM-1业务处理模块功能和主要作用；对STM-1信元接口转换芯片和STM-1业务监控与信令处理模块器件等进行了设计选型；并对STM-1业务监控与信令处理模块、电源、时钟等进行了设计。作者所做的工作是完成此接口板的原理图设计和PCB制版，并对专用芯片的内部和外围器件作初始化设置等。

关键词： GU系统；STM-1接口板；监控与信令处理模块；硬件设计

1. 整体方案设计

STM-1接口板主要完成的工作是STM-1信元的打包和解包工作。下行方向，STM-1接口板把移动交换中心（MSC）过来的STM-1信元的PAYLOAD提取出来，打包成以太网包，送给业务处理单元。上行方向，STM-1接口板把背板过来的以太网包的PAYLOAD提取出来，打包成STM-1信元，上传给移动交换中心（MSC）[1]。硬件整体框架如图1所示。

上图中，STM-1业务监控与信令处理模块：P2020小系统的业务监控部分主要完成STM-1业务处理模块的芯片配置、程序加载、监控功能；P2020将base域的SGMII接口，通过FPGA转为GMII接口与P2020连接，实现管理数据的传输；P2020与FPGA间SGMII接口完成MTP2以及带内信令的处理工作。

2.STM-1业务处理模块功能

STM-1业务处理模块主要完成的工作是STM-1信元的打包和解包工作。下行方向，STM-1 接口板把移动交换中心（MSC）过来的STM-1信元的PAYLOAD提取出来，打包成以太网包，送给业务处理单元。上行方向，STM-1接口板把背板过来的以太网包的PAYLOAD提取出来，打包成STM-1信元，上传给移动交换中心（MSC）。STM-1业务处理模块主要包括两大芯片，一个是STM-1信元接口转换芯片，一个是FPGA芯片。STM-1信元接口转换芯片主要完成STM-1信元PAYLOAD提取与插入工作，实现数字光收发器接口与FPGA之间的连接，完成时钟信号和数据信息的传输。FPGA主要完成STM-1信元与以太网包的转换工作[2]。

2.1 STM-1信元接口轉换芯片选型

设计过程主要实现：

1）2路STM-1信元接口；

2）IP包在SDH上的传输，即以太网和SDH的协议转换功能，要求SDH的通道可以由用户进行配置；

3）实现64kbps TDM语音业务在SDH上的传输，从以太网收到I-TDM的包，转换为标准STM-1里的一个E1里的一个64K时隙，能够跟PSTN相对接；

4）实现STM-1信元的时钟信号、数据信息的提取和插入；

5）体积尽量小。

选用芯片型号为PMC5320，芯片主要技术参数：

1）提供工业标准77.76MHz的8位电信总线接口；

2）为控制和监测提供通用16位微处理器连接接口；

3）为单板边界扫描测试提供专用JTAG测试接口；

4）核电压：1.8V，IO电压：3.3V，最大功耗1.6W；

5）封装：196-Pin CABGA。

PMC5320符合STM-1信元接口转换芯片对功能、体积以及价格的要求，为PLM已编码器件，满足设计需求。

2.2STM-1业务监控与信令处理模块器件选型

2.2.1POWER PC芯片选型

设计需求：

1）POWER PC实现FPGA程序加载、芯片参数配置和芯片调试功能；

2）POWER PC实现MTP2信令、带内信令以及HA处理功能；

3）POWER PC能够处理8条满负荷信令链路，即处理能力达到184*8=1472MIPS以上；

4） POWER PC具备3路以太网网口，实现1路面板调试网口和2路POWER PC与FPGA通信的千兆网口；

5）POWER PC具备32位（2片DDR）以上数据带宽；

6）POWER PC需采用公司成熟的监控平台，保证系统运行的稳定性。

选用的芯片型号为P2020NSE2KFC，芯片主要技术参数：

1）双e500v2核，核处理频率最高1.2GHz，2Kbyte的I-cache和D-cache；

2）理论最大处理能力达到大概3840 MIPS，能同时处理20条信令链路；

3）接口资源：3个eTSEC接口（支持IEEE1588协议），4个SERDES/SGMII接口，DDR2/DDR3、LOCAL BUS、IIC、以太网等接口支持；P2020NSE2KFC满足STM-1业务监控与信令处理模块对芯片处理能力、接口资源以及功耗和体积的要求，为公司成熟开发平台，满足设计需求。

2.3 STM-1业务监控与信令处理模块设计

STM-1业务监控与信令处理模块主要完成的功能有：

1）FPGA程序加载。通过LOCAL BUS加载，程序存放在外挂FLASH里面；

2）芯片配置。通过LOCAL BUS配置PM5320与FPGA，POWER PC的所有配置和读取均通过LOCAL BUS实现；

3）功能调试。通过MII接口连接以太网口，负责新板程序加载以及系统调试，后期程序升级时由主机通过背板的SGMII接口对FLASH进行程序更新；

4）背板base域的SGMII口通过FPGA转为GMII接口，连接到 POWER PC；

5）MTP2以及带内信令处理，通过FPGA与P2020之间的SGMII接口实现。

STM-1业务监控与信令处理模块架构如图2所示。

2.4 P2020电源设计

P2020芯片电源上电顺序要求如下：

P2020的上电顺序是保证1.8V的DDR电压模块最后上电并在规定时间内达到稳定就好了。具体要求可以把3.3V的输出作为使能端电压，去使能1.8V的正常输出，从而达到1.8V电压最后启动。FPGA的供电电压同时有0.9V核电压，1.8V和3.3V电压。由于该1.8V电压与P2020的1.8V电压共用输出源，从上面第一步可知，1.8V的上电顺序已经在3.3V之后。接下来是保证0.9V的核电压比3.3V电压先上电就可以满足要求，这可以通过配置芯片的SS端软启动引脚的电容值就可以达到要求了[3]。

1）P2020上電顺序要求：

电源1： VDD，AVDD，BVDD，LVDD，OVDD，SVDD_SRDS，XVDD；

电源2： GVDD。

2）同一行的电源可不考虑先后顺序，后一行电源上升到10%，前一行的必须上升到90%以上，同时所有电源要求在50 ms内稳定。

3）一般CPU核电压比IO电源先上电，以免IO电流倒灌。

3.5 P2020芯片复位及配置

板卡上电后，复位芯片TPS3823输出上电复位信号输出给P2020的/HRESET复位P2020，P2020输出复位信号/HRESET_REQ复位CPLD，Core_Clock时钟由CCB_CLOCK倍频产生。

2.6时钟设计

本设计中，P2020需要一个100MHz时钟信号通过时钟分发器CDCV304提供给P2020_SYSCLK和P2020_DDRCLK，该100MHz时钟信号由定制SI5335提供。

系统时钟：P2020_SYSCLK，输入范围为64MHz～100MHz。本方案选择100MHz，该时钟信号由定制SI5335提供。CCB时钟：266MHz～500MHz，与P2020_SYSCLK的比例可选择4/5/6/8：1，本方案为5：1，即500MHz。内核时钟：533MHz～1000MHz，本方案中core0和core1时钟选择和CCB时钟的比例为2：1，即为1.0GHz。DDR时钟： P2020支持的DDR2时钟范围200MHz～333MHz；DDR3时钟范围333MHz～400MHz。

1）同步模式：此时DDR速率和CCB相等，接口时钟为接口数据速率的一半；

2）异步模式：外部输入时钟P2020_DDRCLK，输入范围66.7MHz～100MHz。DDR接口时钟和P2020_DDRCLK的比例可选择为3/4/6/8/10/12：1；

3）本方案中默认选择同步模式，DDR2接口速率 500M。

3.结论

通过设备选型及整体功能测试，设计的 P2020NSE2KFC满足STM-1业务监控与信令处理模块对芯片处理能力、接口资源以及功耗和体积的要求；STM-1业务监控与信令处理模块、电源、时钟等设计符合规范，为公司成熟开发平台，满足设计需求。

参考文献

[1]马陈泽.移动核心网优化分析系统-Gn接口信令处理模块的研究与开发[D]. 重庆邮电大学， 2011.

[2]李锋凡.基于LTE网络的信令采集分析网络监测系统设计与实现[D]. 厦门大学， 2016.

[3]刘新功.多接口信令采集机硬件设计与实现[J]. 广东通信技术， 2013（1）：38-41.