解维坤，陈 龙，黄 晋，肖艳梅

（1.中国电子科技集团公司第五十八研究所，江苏无锡 214035；2.江南大学物联网工程学院，江苏无锡 214122）

1 概述

现场可编程门阵列（FPGA）已成为当前电子系统中普遍采用的核心数字芯片之一。超大容量的FPGA产品在新一代主流系统中的使用越来越多，其质量及可靠性要求越来越高，对FPGA测试的需求越来越大。随着FPGA的规模发展到千万门级甚至是亿门级，配置码越来越大，一段配置码可高达数百兆，完成一款FPGA测试往往需要成百上千段配置码，测试数据量非常庞大。

数量巨大的测试向量会带来很多问题。首先，测试系统需要非常大的向量深度来存储这些向量；其次，FPGA配制过程所占的时间比重越来越大，造成测试成本急剧增加。FPGA测试压缩技术能够有效地减少测试数据量，也能够降低对测试系统向量深度和数据传输通道的需求，还可以减少测试时间，降低测试功耗，提高测试效率。

目前，测试压缩技术主要集中在大规模数字集成电路的ATPG压缩编码算法和可测性设计方面，如文献[1]～[7]介绍了一些测试激励和测试响应压缩编码算法以及SOC的内建自测试（BIST）测试压缩结构等，这些测试压缩方法都需要在待测芯片内部增加解压缩电路。本文主要从FPGA的配置码流生成和配置加载方面研究FPGA的测试压缩方法，不需要在芯片内部增加解压缩电路[1-7]。

2 压缩测试原理

压缩测试可以有效地减少数字电路测试向量体积和测试时间，从而降低芯片的测试成本。……