韩 琦 葛 飞 梁圣杰 张之卓

北京航天自动控制研究所，北京100854

在数字中频接收机中，为适应电子设备小型化、低功耗设计且具有较宽的频带覆盖和较高灵敏度的需求，系统经常使用单片多通道的高速ADC组建多通道采样处理平台。如AD公司的AD9653采样器为4通道16位125Msps高速同步采样器，可适用于多通道同步采集系统的设计，其中芯片接口使用8对高速串行差分线传输采样数据，每对差分线最高传输速率高达1Gbps。在如此高的数据传输速率情况下，即使保证ADC各通道串行数据与随路采样时钟的走线严格等长，采用传统的ADC与FPGA数据接口互连方式也将无法实现稳定可靠的数据接收。基于上述原因，Xilinx公司在Vertex4系列FPGA之后引入了片同步技术(ChipSync)，通过采用此技术在FPGA内部设计同步调整模块，可实现调节采样时钟处在数据的最佳采样位置，以保证数据采样的同步性和稳定性，从而解决高速ADC和FPGA之间高速数据传输的问题。

文献[1-2]提出对ADC输入的串行数据进行延迟调整以达到最佳采样位置的方法，但在ADC进入输出采样数据模式之前，需要事先发送一连串的训练序列用于对比判决，以此控制串行数据位延迟调整至采样时钟的最佳采样位置，而控制输出发送训练序列的格式和输出采样数据之间的模式切换，需要FPGA增加SPI接口的控制逻辑对ADC进行发送命令来完成，由此增加了FPGA的逻辑复杂性。

提出了一种在FPGA设计中对ADC输入的采样位时钟进行自适应延迟调整来补偿采……