胡平科　余建德

摘要：针对现场可编程门阵列（Field Programmable Gate Array，FPGA）电路模块中混合加/减法器组的时序优化问题，本文提出了一种在寄存器传输级（Register-Transfer-Level，RTL）综合优化阶段考虑加/减法器的输入端口数据位时延的正负矩阵优化方法，有效地利用了FPGA芯片中的进位链结构。在FPGA公司软件工具平台上的算法实现和芯片测试结果显示，这种正负矩阵优化方法相比于传统方法取得了很好的时序优化效果。

关键词：混合加/减法器组；RTL综合；输入端口数据位时延；正负矩阵

中图分类号：TP311 文献标识码：A 文章编号：1009-3044（2017）18-0221-02

近年来云计算、人工智能等方面的技术越来越火热，在性能、上市时间、成本、稳定性和长期维护方面拥有先天优势的FPGA也备受关注。

EDA（Electronic design automation）工具作为FPGA电路设计的核心工具，采用自顶向下的设计方法。使用行为级描述语言（verilog HDL或VHDL）将用户的需求转换成EDA工具的输入，再通过EDA工具的RTL综合优化、门级优化、布局布线、仿真与调试等步骤，完成整个电路模块的设计。

针对加/减法器的优化是EDA工具在RTL综合优化过程中不可或缺的一部分。目前已有的针对加法器优化的方法主要分两类：一类是针对两输入端口加法器的内部实现进行优化，如超前进位加法器、进位保留加法器、进位选择加法器等，通过优化进位链上的结构来达到优化时序的目的；另一类是针对多输入端口加法器的输入端口进行优化，如树型加法、Sklansk加法、Kogge-Stone加法、Brent-Kung加法等，通过树型化的思想来减少路径上的延时。本文针对电路模块中混合加/减法器组的时序问题，提出了一种基于输入端口数据位时延对加/减法器进行优化的方法。……