李敬磊++尹新++曾清乐

摘 要：随着FPGA的广泛应用，其设计规模和复杂度也急剧增加，FPGA测试的效率也有待进一步提高。研究了基于SystemVerilog的事务级建模，并结合具体实例研究了其在FPGA测试中的应用。研究表明，基于SystemVerilog的事务级建模可重用性强，使用方便，可使FPGA的测试效率得到极大提高。

关键词：现场可编程逻辑器件；SystemVerilog；ASIC；CPU

中图分类号：TN47 文献标识码：A DOI：10.15913/j.cnki.kjycx.2016.23.116

FPGA（Field Programmable Gate Array，现场可编程门阵列）相比于ASIC和通用CPU而言，其在性能、价格和灵活性方面都较好，已经被广泛应用于航空、航天、通信、汽车工业等领域。同时，其设计规模及复杂度也在急剧增加。如果单纯采用传统FPGA验证方法，构造用例复杂，且用例可复用性低，效率比较低，无法快速地缩短产品研发周期。采用基于SystemVerilog的事务级建模的验证方法，不仅可以搭建通用的事务级模型，从而提高复用性，而且基于SystemVerilog的语言特性可以方便地对模型进行灵活配置，从而提高FPGA测试的效率。

本文简述了SystemVerilog语言的语言特性，介绍了利用SystemVerilog进行事务级建模的方法，之后利用基于SystemVerilog的事务级建模的验证方法验证了FPGA串口功能的正确性，阐述了基于SystemVerilog的事务级建模在FPGA测试中的优势。

1 SystemVerilog简介

SystemVerilog简称SV语言，它建立在Verilog语言的基础上，是IEEE 1364 Verilog-2001标准的扩展增强，可兼容Verilog 2001，并成为了下一代硬件设计和验证的语言。其具有以下特性：①在Verilog基础上集成了C语言的很多特点，具有面向对象特性，有助于采用事务级的验证和提高验证的重用性；②支持约束随机的产生，可以方便地产生约定的数据，从而降低用例构造的复杂度；……