黄金凤　张红

摘要：在日常生活中，我们经常看到很多循环控制产品，如十字路口的交通灯、自动饮料收货机、电梯运行、微波炉、电饭锅等，它们的控制系统其实都可以用Verilog HDL的状态机设计方法来完成。该论文首先讲述了状态机设计方法，然后讲述了如何有效的运用3种过程描述来设计状态机。

关键词：Verilog HDL；状态机；过程描述

中图分类号：TP18 文献标识码：A 文章编号：1009-3044（2016）23-0204-02

1 概述

有限状态机（Finite State Machine，FSM）是时序电路设计中经常采用的一种方式，尤其适合设计数字系统的控制模块，在一些需要控制高速器件的场合，用状态机进行设计是一种很好的解决问题的方案，具有速度快、结构简单、可靠性高等优点。

有限状态机非常适合用FPGA器件实现，用Verilog HDL的case语句能很好地描述基于状态机的设计，再通过EDA工具软件的综合，一般可以生成性能极优的状态机电路，从而使其在执行时间、运行速度和占用资源等方面优于用CPU实现的方案。

2 状态机设计

有限状态机可以认为是组合逻辑和寄存器逻辑的特殊组合，它一般包括组合逻辑和寄存器逻辑两部分，寄存器逻辑用于存储状态，组合逻辑用于状态译码和产生输出信号。根据输出信号产生方法的不同，状态机可分为两类：摩尔型（Moore）和米里型（Mealy）。Moore型状态机的输出只和当前状态有关，和输入无关。 Mealy型状态机的输入是由当前状态和输入共同决定。如图1和图2所示。

使用Verilog HDL语言设计状态机的步骤：

1）将实际问题抽象成状态图

分析实际问题，找出输入信号、输出信号，最好画出一个具有输入和输出的框图，要给输入、输出信号取字母名。……