车文博　刘衡竹　田甜

摘要：针对高性能M型数字信号处理器（M-DSP）对浮点运算的性能、面积和功耗要求，研究分析了M-DSP总体结构和浮点运算的指令特点，设计和实现了一种高性能低功耗的浮点乘累加器（FMAC）。该乘加器采用单、双精度通路分离的主体结构，分为六级流水站执行，对乘法器、对阶移位等关键模块进行了复用设计，支持双精度和单精度浮点乘法、乘累加、乘累减、单精度点积和复数运算。对所设计的乘加器进行了全面的验证，基于45nm工艺采用Synopsys公司的Design Compiler工具综合所设计的代码，综合结果表明运行频率可达1GHz，单元面积36856μm2；与FT-XDSP中的乘加器相比，面积节省了12.95%，关键路径长度减少了2.17%。

关键词：浮点乘法；浮点乘累加器；浮点点积；布斯算法；IEEE754

中图分类号：TP332.2

文献标志码：A

0引言

数字信号处理器（Digital Signal Processor， DSP）从专用信号处理器开始发展到今天的超长指令字（Very Long Instruction Word， VLIW）阵列处理器，其应用领域已经从最初的语音、声纳等低频信号的处理发展到今天雷达、图像等视频大数据量的信号处理。由于浮点运算和并行处理技术的应用，信号处理能力已得到极大的提高。随着数字信号处理器在处理速度和运算精度两个方向的发展，体系结构中数据流结构甚至人工神经网络结构等，将可能成为下一代数字信号处理器的基本结构模式。近些年，从传统DSP结构中已不能有效地提高DSP处理器的性能，许多新的提高DSP性能的方法被提出[1]。其中提高频率的方法已达到瓶颈阶段，最有效的途径是提高并行性。……