陶长亚

(1.中国电子科技集团公司第41研究所 研发1部，安徽 蚌埠 233006；2.电子信息测试技术安徽省重点实验室，安徽 蚌埠233006)

宽带高性能频率合成器设计

陶长亚1,2

(1.中国电子科技集团公司第41研究所 研发1部，安徽 蚌埠 233006；2.电子信息测试技术安徽省重点实验室，安徽 蚌埠233006)

摘要随着移动通信测试仪器的发展，宽带高性能频率合成器成为其设计的难点，文中利用双锁相环(PLL)结构和Σ-△小数分频技术，设计出一种高性能频率合成器。实现了2 000～4 000 MHz的频率覆盖和低于0.03 Hz的频率分辨率，全频段相噪均在-105 dBc/Hz@10 kHz以下。测试结果满足宽带高性能频率合成器的设计要求，具有较高的实用价值。

关键词频率合成器；锁相环；压控振荡器；混频

宽带高性能频率合成器是现代电子系统的核心，被广泛用于无线通信、雷达和电子测量仪器等设备中，其对电子系统的整机性能起着决定性作用。对于宽带频率合成器的设计，前人做了很多卓有成效的研究[1-5]。本文利用双环结构设计出一种宽带低相噪高分辨率的频率合成器，并成功应用于一款电子测量仪器。

1方案设计

本方案选用Z-COM公司的压控振荡器V600ME14_LF产生2 000～4 000 MHz的输出频率作为主环的频率输出。选用Synergy公司的压控振荡器DCYS160360_5产生1 600～3 600 MHz的输出频率作为辅助环的频率输出。利用Σ-△调制技术实现小数分频，产生高频率分辨率；利用混频和辅助环的整数分频技术实现低相位噪声。原理框图如图1所示。

图1　频率合成器原理框图

100 MHz晶振为主环、辅助环提供参考频率，主环输出频率2 000～4 000 MHz 与辅助环输出频率1 600～3 600 MHz进行混频产生400～600 MHz的中频信号，经过小数分频后与参考频率进行鉴相、低通滤波后产生驱动主环VCO的调谐电压，使 VCO产生2 000～4 000 MHz的振荡频率。主环输出频率f主=f辅+100×N.F。由于倍频效应主环相噪恶化20 logN=20 log(600/100)=15.5 dBc/Hz，辅环相噪恶化20 log(3 400/100)=31 dBc/Hz。

2关键电路设计

2.1小数分频电路设计

小数分频技术解决了锁相环频率合成器中鉴相频率和输出频率分辨率的矛盾。将Σ-△调制技术应用在小数分频频率合成器中，可提供较宽的频率范围、较高的频率分辨率、较低的单边带相位噪声以及良好的杂散性能。本文利用FPGA实现Σ-△调制小数分频技术。利用Σ-△调制对噪声的整形特性，将小数分频产生的噪声整形到高频段，利用锁相环路本身对输入噪声呈现低通的特性滤除这一噪声，有效改善小数分频引起的杂波调制[6]，实现输出信号的低相噪。为实现方便、易于逻辑控制，本文采用基于MASH 1-1-1[7]结构的Σ-△调制器，FPGA内部结构框图如图2所示。

图2　FPGA内部结构框图

根据方案要求

400 MHz≤f主-f辅≤600 MHz

(1)

(2)

将式(2)计算得到的整数部分送给N[7∶0]，小数部分移位后送给F[31∶0]。由于累加器位数是32位，故频率分辨率为0.023 Hz。

2.2辅助环电路设计

辅助环电路为主环提供1 600～3 600 MHz的辅助频率,实现主环频率的整体搬移，减小主环路由于倍频效应带来的相噪恶化。同时辅助环相噪对提高整个频率合成器的相噪起到重要的作用。主环的相噪指标是建立在辅助环的基础上，主环单边带相位噪声<-100 dBc/Hz@10 kHz，要求辅助环单边带相位噪声应满足<-105 dBc/Hz@10 kHz。为满足辅助环的相噪指标，本方案选用低相噪频率合成器HMC440作为辅助环整数分频及鉴频鉴相器。由于HMC440工作频率上限是2 800 MHz，而辅助环电路输出1 600～3 600 MHz的频率，所以在辅助环反馈回路插入二分频器，使HMC440的输入频率低于2 800 MHz。宽带VCO选用Synergy公司的压控振荡器DCYS160360_5，输出频率1 600～3 600 MHz，相位噪声-90 dBc/Hz@10 kHz。辅助环输出频率f辅=2×N×100 MHz，其中N是整数分频数。

HMC440资料给出的底噪为-153 dBc/Hz@10 kHz offset@100 MHz，由此推得其归一化底噪为-153 dBc/Hz-20 log(10×103) dBc/Hz=-233 dBc/Hz。假设锁相环芯片的底噪对相位噪声的影响起主导作用，环路带宽内的相噪可用式(3)进行估算[8]

PN=PDnoisefloor+10logfPD+20log(fo/fPD)

(3)

其中，PDnoisefloor表示鉴相器归一化噪声基底；fPD表示鉴相频率；fo表示锁相环输出频率。

PN=-233+10log(100×106)+20log(3 600/100)

=-122 dBc

假设参考信号的底噪对相位噪声的影响起主导作用，环路带宽内的相噪可用式(4)估算

PN=PNfr+20log(fo/fPD)

(4)

其中，PNfr表示参考信号的相噪。

PN=-150+20log(3 600/100)=-119 dBc

根据上述估算，在选用了HMC440这种具有超低相噪基底的鉴相器芯片后，辅助环带内相位噪声最终由参考决定，当参考相噪为-150 dBc/Hz@10kHz时，估算的相噪能满足设计指标。

对于锁相环电路，鉴相器、VCO、分频器的特性由器件本身决定，当这些器件选定后，其特性也已确定。能变化的是环路滤波器。环路滤波器的功能是滤除鉴相器输出的高频分量。适当加宽环路滤波器带宽能够改善环路滤波器性能，其不但可改善相位噪声性能，还可加快环路锁定时间。但环路滤波器的带宽过宽，其滤除高频分量的能力将会降低，输出频谱中就会产生大量的频率寄生成分。若环路滤波器的带宽设计的过窄，鉴相器输出的高频分量虽易被滤除，但较窄会带来噪声恶化以及锁定时间的延长。因此，环路滤波器的带宽设计应折中考虑。

根据HMC440资料[9]给出的典型应用电路，又由于VCO的调谐电压是0.5～23 V，所以选用有源滤波器如图3所示。

图3　二阶有源滤波器

按照锁相环经典理论，根据环路带宽ωn和阻尼系数ξ可计算出环路滤波器各元件值

(5)

R2=2ξ/ωnC2

(6)

其中，Kd是鉴相器的鉴相灵敏度；HMC440的Kd为0.286 V/rad， 是VCO的压控灵敏度，N是锁相环的倍频倍数。阻尼系数 为兼顾滤波器的过冲和衰减取0.707。环路带宽ωn取 8×103rad/Hz，这样只要C2取定，即可同时确定R1和R2的值，为优化边带抑制，一般选择较大的电容值[10]。

2.3主环电路设计

选用Z-COM公司的压控振荡器V600ME14_LF，输出频率2 000～4 000 MHz。鉴相器选用具有鉴频鉴相功能的MCK12140。为了获得良好的相位噪声，本方案采用多级不同带宽滤波器级联的方式对环路中产生的相位噪声、谐波、杂散等高频分量进行滤波。利用多级环路参数的拟合，调试出理想的相噪性能。主环电路是建立在辅助环降低了频率的基础上。若没有辅助环，主环由于倍频效应相噪恶化20 log(4 000/100)=32 dBc/Hz，增加辅助环后主环由于倍频效应相噪恶化20 log6=15.5 dBc/Hz。因此，利用辅助环混频实现频率搬移，保证相噪指标的平移，减小由于倍频效应带来的相噪恶化，又因为环路滤波器采用多级级联的方式滤除高频分量和由鉴相器引入的杂散、谐波等噪声信号，所以使本振板最终输出的频率具有极低的相位噪声。

2.4混频频电路设计

混频电路是主环和辅助环的结合点，实现频率搬移，保证相噪指标的平移从而避免了倍频带来的相噪恶化。本方案采用无源混频HMC213，LO/RF隔离40 dB，为驱动混频器需较大功率的本振。为降低杂散，混频器本振端选用主环VCO返回的信号，而射频端由辅助环提供。因为若以辅助环2.4～3.4 GHz 为本振，则辅环输出频率由于本振泄漏将成为一个较大的杂散难以抑制。以其为射频端口，再在主环VCO反馈回路上放置一个ERA-5SM放大器，既起到放大本振功率、使混频器正常工作，又起到对辅助环输出频率反向隔离的作用，使辅助环输出频率不会对最终的本振输出频率产生较大影响。

3测试结果

图4和图5分别是用频谱分析仪测试频率合成器在载波2 GHz、4 GHz，扫宽50 kHz的测试图。由图可知在载波2 GHz、频偏10 kHz处的相位噪声是-110 dBc/Hz，在载波4 GHz、频偏10 kHz处的相位噪声是-105 dBc/Hz。由测试结果，可知本方案设计的频率合成器满足设计要求。

图4　载波2 GHz测试图

图5　载波4 GHz测试图

4结束语

本文利用双锁相环(PLL)结构和Σ-△小数分频技术，设计出一种高性能频率合成器。利用Σ-△调制对噪声的整形特性，将小数分频产生的噪声整形到高频段，利用锁相环路本身对输入噪声呈现低通的特性滤除这一噪声。利用双环混频实现频率搬移，减小倍频带来的相噪恶化。本文设计的频率合成器实现了2 000～4 000 MHz的频率覆盖和低于0.2 Hz的频率分辨率。全频段相噪均在-105 dBc/Hz@10 kHz以下。

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Design of Wideband High Performance Frequency Synthesizer

TAO Changya1，2

(1.No.1 Research Department, 41st Institute of CETC, Bengbu 233006, China；2. Key Laboratory of Electronic Information Testing Technology of Anhui Province，Bengbu 233006，China)

AbstractWith the rapid development of mobile communication test equipment, it is the difficulty of the design that is wideband high performance frequency synthesizer. A high performance frequency synthesizer is designed by using double PLLs and fractional-N based on Sigma-Delta technology in this paper. A 2 000～4 000 MHz frequency coverage is implemented. A frequency resolution is less than 0.03 Hz. The phase noise level is less than -105 dBc/Hz@10 kHz in band. The test result meets the design requirements of wideband high performance frequency ynthesizer It has a high practical value.

Keywordsfrequency synthesize; PLL; VCO; frequency mixing

收稿日期:2015-10-19

基金项目:国家科技重大专项基金资助项目(2015ZX03001012)

作者简介:陶长亚(1975-)，男，工程师。研究方向：通信测量仪器的研究与开发。

doi:10.16180/j.cnki.issn1007-7820.2016.06.019

中图分类号TN74

文献标识码A

文章编号1007-7820(2016)06-065-04