卫　霞,张文俊

(1．西北工业大学 明德学院 电子信息工程系，西安710124；2．陕西省通信管理局，西安710075)



一种改进的QC-LDPC码及其编码器FPGA实现

卫霞1,张文俊2

(1．西北工业大学 明德学院 电子信息工程系，西安710124；2．陕西省通信管理局，西安710075)

摘要：为了提高低密度准循环奇偶校验码(quasi-cyclic low density parity check codes, QC-LDPC)的编码码率灵活性和降低该码的实现复杂度，提出了一种改进的QC-LDPC码构造方法，并通过构造校验矩阵设计出了几种高码率码型，仿真结果表明该码在中、长帧长时性能优于相近参数的传统QC-LDPC码；针对该码型设计了一种基于随机存取存储器(random-access memory, RAM)的编码器硬件架构，通过存储地址指针实现对校验矩阵的存储，使得编码器能灵活地实现变码率和变帧长编码。采用verilog硬件描述语言在Spartan-3 XC3S1500芯片上实现了编码器。综合结果显示：新的硬件编码架构较基于移位寄存器的传统QC-LDPC码的编码器硬件架构，在编码延时保持相同而硬件资源大幅降低的情况下，编码器系统的最高频率达到了225.174 MHz，能满足高速编码需求。

关键词：低密度准循环奇偶校验码；基于RAM的编码器；变码率编码

0引言

低密度奇偶校验(low density parity check，LDPC)码[1]是一种性能逼近香农限的前向纠错编码技术。由于性能优异[2]、设计灵活、较低的译码复杂度[3]，LDPC码已被应用于多种通信标准之中[4]。但是，采用普通的编码方式，编码复杂度与码长平方成正比，使得码长较长时编码复杂度过高。

为了适应不同的信道环境，前向纠错编码的帧长及码率需要自适应调整以保证通信质量。因此，如何设计码率及帧长可以自适应调节的低复杂度的编译码器成为了当前编码领域研究的又一热点问题[5]。……