唐家博

1 前言

分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。

本文将介绍三种分频方式，这三种分频方式包括：基本2分频法、脉冲计数法、相位偏移法，通过这三种方式将能够实现绝大部分的分频需求，也能够大大节约FPGA芯片的锁相环资源。

2 信号分频的分类

一般地，通常的信号分频方式分类包括占空比为50%的分类和占空比不为50%的分类，由于在用verilog HDL语言对FPGA编程的过程中无法同时在一个进程中对信号的上升沿和下降沿同时进行监测，所以在技术的实现方式上还存在偶次分频和奇次分频的差异。在本文中，将从基本的2分频讲到占空比不为50%的奇次分频的具体实现的策略，以及部分规律的总结。

3 各种分频策略以及其适用的范围

3.1 基本2分频法

我们采用一个always进程对clk时钟信号进行监测，每当clk上升沿或下降沿时我们取反一次out（输出信号）的取值。这样我们就能够实现对clk的2分频。

本方法可以进行迭代，我们可以取out1做中间变量对clk进行2分频，然后再对out1进行同样的2分频，这样就可以得到我们需要的4分频。……