赵成效，项四平

无锡海鹰电子医疗系统有限公司，无锡市，214061

基于FPGA的超声动态聚焦数据整序设计

【作 者】赵成效，项四平

无锡海鹰电子医疗系统有限公司，无锡市，214061

现有模拟整序折叠技术，对超声信号有衰减，而且在彩超中难以实现声束偏转。该文提出一种实现动态聚焦数据数字整序的设计方法。数字整序由两部分组成，即采用乘法器实现的位整序和用开关选择实现的字节整序。结果表明，在满足设计要求的同时，占用资源较少。

FPGA；乘法器；波束；整序

因成本、体积、电路复杂程度等限制，现有超声诊断仪的通道数一般不等于探头的基元数或振元数，如基元数为128，通道数为32。在一次发射与接收过程中只有32个振元处于激活状态[1]，这样的探头电子扫描过程由高压模拟开关实现基元与通道的切换。这样使得接收通道在接收子阵中的位置随着电子扫描而改变[2]，无疑增加了后续处理电路的复杂性，实际上多采用矩阵开关实现超声回波信号的电子排序并同时完成对称叠加，该技术称之为整序折叠。模拟相加的精度低于A/D转换后的数字相加，超声回波信号经过矩阵开关后有一定幅度的衰减，因此采用整序折叠的方法会降低图像质量，而且无法实现声束偏转，也无法加相控阵探头。针对这种情况的解决方案是采用数字整序技术。

本文提出了一种基于FPGA的分两级实现动态聚焦数据数字整序的设计方法。

1 现有技术

通常用继电器实现探头切换，128基元的探头与32路收发通道间用高压模拟开关实现，前端控制FPGA产生经整序的32路发射信号，经发射驱动送入高压模拟开关，从高压模拟开关接收到的32路回波信号，经限幅和时间增益补偿，输入整序对折模块，考虑到整序对折对回波信号有衰减，对折后的16路信号输出先作放大，接着作抗混叠滤波，然后送入A/DC,在数字波束形成FPGA中，实现延时、幅度加权及求和，如图1所示。

图1 超声前端及波束形成部分原理框图Fig.1 Ultrasound front end and beamformer block diagrams

整序对折模块由4片矩阵开关芯片(MT8816)及其时序控制电路组成，矩阵开关分两组，每组2片矩阵开关X0-X15同时接16路超声回波信号级联成16×16的矩阵，两组级联形成32×16的矩阵。

2 接收波束数字整序原理

在彩超中，需要实现超声波束偏转，随着相控阵扫描的引入波束不再对称因而难以实现对称折叠，故采用数字整序技术。

数字整序与原有接收电路中模拟整序电路相类似，模拟整序后输入模数转换器(A/DC)的各通道为

有序排列，数字整序不能用模拟开关，而改用数字开关，接收波束的数字整序在回波信号模数转换后进行，主要是控制波束形成的起始延时、动态聚焦和动态变迹数据。

整序控制数据可分为两类：起始静态数据和动态调整数据。

起始静态数据的配置在参数预置期完成，可根据扫描线号控制写地址，依次完成设置，每次接收前只需配置一次，限于篇幅，不再展开描述。

动态调整数据，如动态聚焦和动态变迹数据，显然不能再用上述方法。将128基元依次编号为0～127，32个通道依次编号为0～31，0～31基元参与发射接收形成第一条完整的偶线波束，接着1～32基元参与收发，然后是基元2～33参与，……，波束中心在32个接收通道间循环移动，其位置随线号变化，周期为32。动态聚焦参数每通道为1bit。将动态聚焦的输入数据编号为D31～D0,整序后的D31～D0中的按线号依次送给32个波束形成通道，如第一次接收时D31的数据配置给0通道，第二次则配置给1通道，如此循环，周期为32，如图2所示。

图2 线号与各通道配置数据的关系图Fig.2 The relationship between the beam line and the conf i guration data of each channel

3 动态聚焦数据数字整序的硬件设计

数字整序通常可采用开关直接实现法、数据先并置后选择法。

模拟B超中接收和发射的开关网络可以有单级和多级实现法[3]。在分析模拟整序的基础上，巧妙利用乘法器，可分两级实现数字整序。

3.1 开关直接实现法

在FPGA中，可直接用32个32选1的开关实现，其缺点是硬件规模较大、占用资源较多。

3.2 数据先并置后选择法

通常会采用事先将数据并置的方法，产生31种顺序改变后的数据，将原始数据和该31种数据接入

位宽为32bit的32选1的开关，并置部分的VHDL代码如下：

begin

odata0 ＜= cfgdata(31 downto 0) ;

odata1 ＜= cfgdata(30 downto 0) & cfgdata(31);

odata2 ＜= cfgdata(29 downto 0) & cfgdata(31 downto 30);

odata3 ＜= cfgdata(28 downto 0) & cfgdata(31 downto 29);

……

odata28 ＜= cfgdata(3 downto 0) & cfgdata(31 downto 4);

odata29 ＜= cfgdata(2 downto 0) & cfgdata(31 downto 3);

odata30 ＜= cfgdata(1 downto 0) & cfgdata(31 downto 2);

odata31 ＜= cfgdata(0) & cfgdata(31 downto 1)

3.3 两级整序法

通过分析发现，数据整序可分成两级，以8 bit为单位的字节整序和以1 bit为单位的位整序。

将32位动态聚焦数据分成4个字节，用4个4选1开关(MUX4_1)实现字节整序，而乘法器可实现位整序，如图3所示。MULT16×8为16乘8乘法器，MUX4_1为位宽为8bit的四选一开关，ONE_HOT则是实现自然顺序码到独热编码的转换。需要说明的是ONE_HOT模块，输入000时输出00000001，输入001时输出00000010，输入010时输出00000100，依次类推，即若输入为n，输出则为2n，输入和输出均以二进制数表示。

图3 动态聚焦数据整序模块Fig.3 Reorder module of dynamic focusing data

图3 中，将D[31:24]作为被乘数的高8位，

D[23:16]作为被乘数的低8位，乘数则根据线号依次为二进值数00000001、00000010、……、10000000。如表1，乘积项的P[15:8]可依次输出的8位数据，可等效为D[31:16]左移0～7位后的输出的高8位，如乘数为00000010，等效为D[31:16]左移1为后的高8位，即输出D[30: 23]。两个MULT16×8组成16×16的矩阵，4个MULT16×8组成32×32的矩阵，该矩阵仅实现细整序（0～7位）。经过第二级字节整序后，实现完整的32×32的矩阵，即实现图2所示的按线号配置数据功能。

表1 乘法器的输入和输出对照表Tab.1 The corresponding table between the input and output of the multiplier

表2 几种设计方法资源消耗对比Tab.2 Comparison of the resources consumed by several design methods

3.4 综合比对

将上述3种设计方法分别用VHDL语言设计实现，器件选用 Altera公司生产的Cyclone III系列中的EP3C40F484C8芯片，芯片内有39 600个logic element、41 721个register、2 475 个LAB、252个Embedded Multiplier 9-bit element，设计与编译综合工具为Quartus II Version 8.1。从Fitter Resource Usage Summary报告看，方法3充分利用FPGA丰富的内嵌乘法器资源，其它资源消耗明显下降。

4 结论

本文提出了基于FPGA的分两级实现动态聚焦数据整序的方法，巧妙利用FPGA内嵌乘法器，资源消耗比常规设计更少，达到设计优化的目的。

[1] 黄伟华. B型超声诊断仪设计及编码激励方法研究[D]. 浙江大学生物医学工程与仪器学院, 2008.

[2] 冯若．超声诊断设奋原理与设计[M]. 第1版. 北京: 中国医药科技出版社, 1993.

[3] 何正权, 郭巍. 线阵与凸阵换能器开关网络的一种设计方法[J].电子科技大学学报, 1995, 24(6): 614-618.

Ultrasonic Dynamic Focus Data Reordering Design Based on FPGA

【 Writers 】Zhao Chengxiao, Xiang Siping
Wuxi Haiying Electronic Medical System Co. Ltd., Wuxi, 214061

【 Abstract 】The existing analog reordering and folding technology has the following problems：it cause the attenuation of the ultrasonic signal, and it is dif fi cult to achieve beam steering in color doppler ultrasonic diagnostic instrument. This article proposes a design method to achieve digital reordering of dynamic focusing data. The digital reordering is composed of two parts, bit reordering which is implemented with multiplier and byte reordering using switch selection. The results show that it can meet the design requirements using fewer resources.

FPGA, multiplier, beam, reordering

TH776

A

10.3969/j.issn.1671-7104.2014.03.009

2013-09-11

项四平，E-mail: xsp3741@sina.com.cn

1671-7104(2014)03-0193-03