罗 森，田增山，周启平

(重庆邮电大学无线定位与空间测试重点实验室，重庆 400065)

在CDMA(Code Division Multiple Access)扩频通信系统中，同步技术作为码分多址的三大支撑技术之一，起着至关重要的作用。在CDMA系统下行同步过程中，利用PN短码良好的相关性，将前向数据与不同相位的PN短码序列进行相关，找到最高相关峰值对应的相位，从而完成短码同步。以往CDMA的同步、解扰和解Walsh等相关算法［1］主要是基于DSP实现，但通常需要多块DSP来共同完成，且CDMA中长码生成和实时性处理对DSP来说是相当大的挑战。但随着FPGA技术的快速发展和数字信号处理IP核的成熟，如FFT，FIR，DDS和ALTMULT_COMPLEX等IP核，基于FPGA的信号处理得到广泛的应用。基于FPGA的CDMA同步算法实现，主要以滑动相关法为主，该方法虽然实现简单，但实时性较差。本文针对CDMA下行同步快速高效的要求，完成了CDMA下行同步的算法设计，并以FPGA的思想构建同步模块，利用Altera的Stratix II系列芯片作为硬件平台进行板级调速，该方法最终应用到实际项目中。

1 CDMA下行同步算法

1.1 PN序列的自相关特性

CDMA导频信道中传输的数据，是周期为32768个码片的PN序列。PN序列具有良好的自相关性，只有当序列对齐时，才会产生一个极高的相关峰［2］，而如果PN序列未对齐，则理论上相关值趋于0。如图1所示为PN序列的自相关仿真图，可以观察到对齐时有一个极高的相关峰，其余未对齐时刻，相关值很小。

图1 PN序列的自相关特性

1.2 进行相关运算数据长度的确定

如何选择适当的数据长度来完成相关运算是一个比较重要的问题。如果选取数据长度过长，会带来巨大的计算量;而如果选取数据长度过短，则会导致计算结果的精度下降，甚至可能无法正确地完成同步过程。……