王晓娇，张治中

(重庆邮电大学通信网与测试技术重点实验室，重庆 400065)

随着网络流量的日益庞大，链路带宽的不断提升，在高速数据采集系统中，对双倍速率同步动态随机存储器(Double Data Rate Synchronously Dynamic RAM，DDR SDRAM)［1］所提供的大容量缓冲技术也提出了挑战。

现有技术中，DDR控制器对数据的封装处理和读写控制方法难以很好地兼顾数据访问的可靠性和有效性，且容错纠错能力较低、内存管理复杂。本文研究并设计了一种改进型高性能DDR控制器，保证了数据存储取的正确性、高效性和连续性，有效提高DDR存储器的管理效率和内存利用率。适用于多光口/电口的千兆线速数据采集系统，提供高速大容量的缓冲能力，在网络流量峰值时，能够实现动态均衡，平滑处理，可显著提高数据采集密度与速率。

1 DDR控制器工作原理

基于FPGA实现的DDR控制器通常主要包括前端主控模块和后端用户模块。以目前主流的Virtex－5 FPGA器件参考设计结构为例，如图1所示。

前端主控模块由PHY控制器、主控制器和前端FIFO组成。PHY控制器完成DDR存储器初始化状态和读数据采集时序校准逻辑功能，主控制器实现DDR控制器状态机和用于地址/命令/数据的FIFO逻辑，前端FIFO作为一种用户接口，提供地址/命令、写数据和读数据3个FIFO。前2个FIFO由不同的用户后端逻辑加载，而读数据FIFO则由PHY控制器访问，以将采集的数据存储在每个读周期上。通过用户接口，可以发出命令，向DDR存储器提供写数据或者读数据操作［1－3］。因此，在前端主控模块的设计结构相对固定的情况下，后端用户模块以及与前端模块对接方式的良好设计，对提升DDR控制器的整体性能具有重要作用。……