吴业舟 李晓春

(1.飞利浦中国投资有限公司，上海 200233;2.上海交通大学 电子工程系，上海 200240)

DDR2 高速内存已经成为嵌入式系统中的主流应用，信号完整性设计也是在应用DDR2 内存必须要考虑的问题。文献［1］对155MHz DDR 总线进行了信号完整性仿真，重点分析了几种串联电阻位置对数据传输信号的影响。文献［2］利用Ansoft SIWave 对DSP 的DDR2 进行了仿真，对线间串扰进行了研究，对数据信号进行了仿真分析。本文借助Mentor Graphics 公司的HyperLynx 仿真工具，对DDR2 时钟进行仿真，对产品实测结果进行对比分析，对将来设计给出思路。

1 信号完整性概述

信号完整性主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，对可靠性的影响。对大多数电子系统而言，当时钟频率超过100MHz 或者上升下降边沿速率小于1ns 时，高频信号在线上传输时，由于电磁效应，会引起信号传输的畸变，这时就需要关注信号完整性问题［3］。

1.1 传输线特性

传输线的两个重要参数是传播延时和特性阻抗。传输线上电场和磁场建立的快慢决定了信号的速度。电磁波的相速度［5］:

其中，表示自由空间的介电常数，其值为F/m，表示材料的相对介电常数。表示自由空间的磁导率，其值为H/m。表示材料的相对磁导率，一般都为1。在空气中，相对介电常数为1。在大部分材料中，相对介电常数总是大于1，例如FR4 基材的相对介电常数大约为4.3。时延Time delay 与传输线长度关系:

Len 表示传输线长度，V 表示信号的速度。由此公式计算，在FR4 材料中，传输线的时延约为6.692ns/m。传输线的另一个特性参数即为特征阻抗，在工程计算中，常用近似算式来快速计算传输线的特性阻抗。……