一种新型delta-sigma小数分频器的FPGA实现
2013-02-21王水鱼冯晓靖
网络安全与数据管理 2013年5期
王水鱼,冯晓靖
(西安理工大学 自动化与信息工程学院,陕西 西安 710048)
新一代移动通信系统对频率源的要求集中在低相位噪声、快捷变这两个方面[1]。delta-sigma调制(DSM)技术最初应用于模数转换[2-5],但其良好的噪声成型技术却使其应用相当广泛,一个最典型的例子就是应用于小数分频技术[6-8]。众所周知,经典小数分频的一个最大的瓶颈就是其输出相位噪声比较严重[9]。而相噪指标太低,必然制约了小数分频技术在当今无线通信系统中的应用[10-12]。DSM在小数-N频率合成方面的应用主要起到一个调节分频比的作用。输入一个常数,这个常数为小数-N分频的分数部分值,输出为不断变化的分频比,利用DSM噪声成型的作用,量化部分的噪声可以被DSM本身搬移到高频的部分,这样,就可以利用PLL本身的低通性能,在噪声加到VCO之前就被滤除掉。因此,DSM技术既可以实现小数分频,同时又可以较好地抑制小数分频出现的杂散情况。
1 delta-sigma原理分析
delta-sigma(△-∑)调制具有噪声整形特性,能将噪声从低频段整形到高频段,大大减小了带宽内的量化噪声[13]。单环的delta-sigma调制器实质是一个单阶误差反馈电路,其结构如图1所示。

图1 单环delta-sigma调制器
其中,x[n]为 n bit表示的小数分频比,Q[.]为量化器,y[n]为量化输出,M满足 M=2n。该结构与一级相位累加器的数学模型是一致的,因此可以用一级累加器来实现单环△-∑调制器,累加器模型如图2所示。

图2 一级累加器模型
令累加器位数为 n bit,同理,f(k)表示分频比的小数部分,y(k)为累加器溢出值,溢出为1,否则为0,e(k)为累加值。……
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