卢大成，肖振宇，张昌明，金德鹏

(清华大学 电子工程系，北京100084)

0 引言

60 GHz毫米波无线通信可提供Gbps量级的通信速率，具有巨大的发展前景，其在高速传感器网络领域中也受到越来越广泛的关注［1］。由于60 GHz通信极高的数据速率，为缓解A/D转换器(ADC)的实现压力，降低系统的复杂度，在设计全数字接收机时需要尽量减少采样速率，因此，采用2倍符号，速率采样可以视为最合理的方案。

另一方面，为利用已有的信号处理芯片以实现实时信号处理，在系统实现时需采用并行处理结构，而为降低实现复杂度和减少硬件消耗资源，需采用较少的并行路数。

定时同步是通信系统设计中的关键部分，本文将研究适合于60 GHz毫米波通信的低复杂度的定时同步方案。传统的高速全数字并行定时同步主要是基于反馈方式而得以实现［2，3］，即先在现场可编程门阵列(field-programming gate array，FPGA)内计算定时相位误差，然后将其反馈到模拟时钟源并调整ADC采样频率。但当时钟源频率极高时(如2 GHz)，ADC采样调整难度极高。因此，对Gbps量级超高速并行定时同步设计，传统的反馈方式不再适用，而前馈方式更具有可行性。

传统的串行前馈定时同步通过时钟脉冲调整实现时钟频率同步，其中，时钟脉冲调整步长为ADC采样间隔。不过，这种方法不能直接用于并行前馈式定时同步;否则，时钟脉冲步长将是采样间隔的数倍(与采用的并行路数有关)。

文献［5］采用Gardner定时同步给出一种并行前馈式方案，不过其在FPGA内数控振荡器(numerically controlled oscillator，NCO)模块的工作时钟频率必须达到并行码元速率的两倍以上，因此，在ADC采样速率过高且并行路数较小时无法采用。……