郭雅琳 ，程 滔

(1.工业和信息化部软件与集成电路促进中心，北京 100846;2.国家基础地理信息中心，北京 100830)

高性能SoC 系统，泄漏功耗已经与动态功耗越来越接近，目前国内外针对低泄漏设计技术进行大量研究。由于SoC 芯片性能需求越来越高，系统中内嵌的SRAM(用于多级Cache)容量也越来大，因此每次存取数据仅小部分容量的存储阵列工作，大部分阵列绝大部分时间处于非工作状态。其次，泄漏电流是与晶体管数目近似成正比，根据ITRS 预测，典型的微处理器中存储器的晶体管数目约占70%，且未来可能达到80%［1］。因此对于SRAM 低泄漏设计技术的大量研究，主要从3个方面考虑:(1)工艺材料的改进，采用高介电常数的栅氧化物等;(2)电路设计层面低功耗技术，采用众多电路设计方法降低静态泄漏电流;(3)系统设计层面低功耗技术，根据系统架构和应用采用动态电源电压和频率的调节(DVFS)技术等。本论文主要总结电路层面的低泄漏设计技术，并结合主流工艺进行分析。

一个CMOS 晶体管存在多种类型的泄漏电流:亚阈值泄漏，漏感应势垒降低GIDL 泄漏，耗尽层结穿通泄漏，栅隧穿泄漏，PN 结泄漏［2］。以上泄漏电流主要可以分为3种类型［3］:亚阈值泄漏电流、栅泄漏电流和耗尽层结泄漏电流。最新的先进工艺(45 nm 以下)采用了高介电常数的材料作为栅氧化物，因此栅泄漏电流并没有论文中预测的突出，因此泄漏电流主要是亚阈值泄漏［4］。亚阈值泄漏电流表示MOSFET 处于截止区时源端和漏端的泄漏电流，此电流通常在pA 量级，但是存储器晶体管数目越来越大，因此总的亚阈值泄漏电流对于功耗贡献越来越突出，因此本文总结了电路级的低泄漏设计技术，主要针对存储阵列的亚阈值低泄漏技术。……