陶 杰,王 欣,张天辉

(军械工程学院 光学与电子工程系,河北 石家庄 050003)

卷积码自1955年由爱里斯(Elias)提出以来，因其良好的纠错能力，已经在现代通信系统中得到了广泛应用，比如，电力系统通信、卫星通信、移动通信等。Viterbi译码是1967年维特比(Viterbi)基于Viterbi算法提出的，这种译码算法是基于码的网格(trellis)图基础之上的一种最大似然译码算法，是一种最佳的概率译码算法[1]。本设计是在认真研究了卷积编码和维特比译码原理以后，用VHDL语言实现了(2,1,2)卷积编码，并根据这种编码特性简化了相应的维特比译码器结构。

1 卷积编码

卷积码是一种有限记忆系统，它与分组码类似，也是先将信息序列分隔成长度为k的一个个分组；不同的是,某一时刻的编码输出不仅取决于本时刻的分组，而且取决于本时刻以前的L个分组[2]，称L+1为约束长度。一般情况下卷积码写成(n,k,L)的形式，其中：n表示编码器有n位编码输出，k表示编码器有k位输入。如果用R表示卷积编码的效率，则R=k/n。

图1是(n,k,L)卷积编码器的一般结构图[2]。从该图可以看出，串行信号可由串/并转换器转换成L个分组，并按位存储到k-1个存储器中，存储器中的每一个单元与线性组合器的连线表示该单元数据参与了线性组合计算，但实际中是否参与取决于线性组合系数。在二进制系统中，该系数为“0”和“1”，当系数为“0”时，表示该单元数据没参与线性组合计算；当系数为“1”时，表示该单元数据参与了线性组合计算。并/串转换器可将线性组合器计算得到的并行结果转化成串行输出。……