陈 权，章坚武

(杭州电子科技大学通信工程学院，浙江杭州310018)

0 引言

在被称为信息化时代的今天，数据传送量越来越大，传输速度也越来越快;另外，随着电子产品便携式的发展，低功耗也成为了一个突出要求［1］。由于低电压差分信号(Low-Voltage Differential Signaling，LVDS)传输技术可以支持较高的数据传输速率，而且功耗远比同类技术低，因此渐渐成为厂商普遍采用的差分接口标准［2］。本文提出了一种在5类双绞线上高速传输LVDS信号的设计与硬件实现方案。设计实现了在100m的5类双绞线上传送144Mbps传输速率，完成了LVDS发送器和接收器的设计。在发送器端，把FPGA(XC3S50AN)产生的144Mbps的LVDS信号以及72M频率的LVDS时钟信号(同步时钟)送至驱动器芯片clc001处以提高信号的驱动能力，然后通过5类双绞线发送出去;在接收器端，把5类双绞线上接收的信号通过均衡器芯片clc012做均衡补偿，再把补偿后的信号送至FPGA做接收。整个设计已经制板实现，采用1.2V/3.3V/5V的供电电压，能够达到在5类双绞线上144Mbps的数据传输率。

1 总体方案设计

1.1 硬件平台设计

本方案实现LVDS发送器和接收器的设计，采用FPGA和LVDS芯片作为主要芯片，达到远距离高速数据传输的要求。该系统设计要求在144Mb/s速度下传输数据，其传输距离为100m，因此该设计主要解决的问题是延长传输距离。通常串行电缆传输系统采用同轴电缆或者双绞线，但无论采用什么类的电缆，信号在传输过程中都会产生大幅度的衰减，衰减程度与数据传输率以及电缆长度有关。由电缆传输LVDS信号同样也会产生衰减情况，因此信号只能传输较短的距离(一般只有几米)。为达到百米双绞线传输数据的目的，在传输链路中必须添加驱动器芯片和均衡器芯片，以增强信号的完整性［3］。

本设计方案的数据传输由2路数据信号和一路时钟信号组成，通过两路数据信号传输数据，每路72Mb/s，同时传输时钟信号使得接收端和发送端时钟同步。由于驱动器芯片clc001和均衡器芯片clc012均为单路差分输入和单路差分输出，因此需要用到3片clc001和3片clc012。硬件平台设计框图如图1所示。

图1 硬件平台框图

发送器端采用Xlinx公司的FPGA(XC3S50AN)芯片，FPGA生成速率为144Mb/s的LVDS信号，然后将LVDS信号送至驱动器芯片clc001以增强信号的驱动能力，最后通过5类双绞线传输到接收器端，在此过程中芯片clc001可增强信号的驱动能力，使其能在较长电缆上无失真传输。

经由100m双绞线传送的信号会出现很强的衰减现象，在此clc012发挥了极其重要的作用。即使所用的电缆较长，例如长达300m的优质同轴电缆(Belden 8281)或长达120m的5类非屏蔽式双绞线电缆(这样的长度足以令所传送的200MHz信号出现40dB的衰减)，均衡器芯片都可自动为信号损耗提供补偿，恢复其原有的强度［4］。

接收端的LVDS信号经过均衡处理后送入FPGA(XC3S50AN)进行接收，并把接收到的LVDS信号转化为单端CMOS信号。在图1中可看到一组差分的时钟信号通过双绞线从发送端送至接收端，这组时钟是同步时钟，有了这组时钟，在接收端可以直接通过采样获得数据，避免了异步数据采集程序的设计，使得verilog编程简单化。

LVDS电路设计的关键是阻抗匹配问题。一般一对LVDS信号之间并联一个100Ω的电阻来实现阻抗匹配［5］，在双绞线连接处同样也要设计好阻抗匹配电路，以减小信号反射。具体设计电路如图2、3所示。

图2 发送端clc001电路及阻抗匹配设计

图3 接收端clc012电路及阻抗匹配设计

1.2 4B/5B 编码

本设计方案发送数据采用4B/5B编码方式。4B/5B编码方案是把数据转换成5位符号，供传输。这些符号保持线路的交流(AC)平衡;在传输中，其波形的频谱最小。信号的直流(DC)分量变化小于额定中心点的10%。4B/5B编码的特点是将欲发送的数据流进行分组，每4bit看成一组，然后按照4B/5B编码规则将其转换成相应5bit码。5bit码共有32种组合，但只采用其中的16种对应4bit码的16种，其他的16种或者未用或者用作控制码，以表示帧的开始和结束等。4B/5B编码提高了整个系统的可靠性。4B/5B编码表如表1所示。

表1 4B/5B编码表

2 实验结果

发送端由计算机通过串口输入96位数据至FPGA，然后FPGA在这96位数据前加上24位数据头，并将整个数据包循环发送出去;在接收端判决同步头，如果正确，则接收同步头后的96位数据并存入一个buffer中，然后计算机通过串口调试软件读取这个buffer中的数据，并与发送数据作对比，发现完全一致，达到预期目标。实验如下:

若发送的96位数据为CF DC ED FE AF A9 C8 06 C2 AD 0F CC，接收数据如图4所示。

图4 接收数据

若发送的96位数据为F0 F0 F0 F0 FF FF F0 F0 F0 F0 F0 F0，接收数据如图5所示。

图5 接收数据

由以上实验可得接收数据完全正确。经过多次实验，验证方案可行，能够很好地满足应用要求。本设计方案用于CDMA2000高层室内覆盖系统的实现。

3 结束语

本文设计并实现了一种基于5类双绞线远距离高速数据传输的LVDS收发模块，在传输距离为100m，传输介质为5类非屏蔽双绞线的条件下，实现了144Mb/s的数据传输，性能可靠稳定。

［1］ 黄晓敏，沈绪榜.LVDS驱动器电路设计及硬件实现［D］.武汉:华中科技大学，2004.

［2］ 王建军，李少青，欧阳干.一种高速LVDS收发器的设计与实现［J］.计算机工程与工艺学术年会，2007，(10):227－230.

［3］ 雷建武.高速LVDSI/O接口电路的全定制设计与实现［D］.长沙:国防科技技术大学，2006.

［4］ Davor Glisic.数百Mbps@数百米扩展LVDS的传输距离［J］.电子产品世界，2004，(21):123－124.

［5］ 谢詹奇.高速LVDS收发器的研究与设计［D］.上海:上海交通大学，2008.