张永红，毕 烨

面向可制造性设计的铜互连有源测试结构的设计与实现

张永红，毕 烨

(上海第二工业大学实验与实训中心，上海201209)

随着超大规模集成电路制造技术的不断进步，互连线寄生电容已经成为超大规模集成电路延时和噪声的主要来源。提出并实现了一种基于电荷测量技术的互连寄生电容测试结构。利用这种结构可研究互连线和相关介质的几何尺寸变化，并可反馈应用到器件的可制造性设计和工艺模型的建立中去。

可制造性设计；铜互连；电容提取；测试结构设计

0 引言

在超大规模集成电路中，随着互连线密度和层数的成倍增加，互连线寄生所引起的时间延迟以及互连线之间的信号串扰已经成为影响芯片性能的主要因素。制造过程中的工艺波动引起的互连线宽度、间距、互连线厚度和介质层厚度的变化，造成同一芯片内互连线寄生电容的改变，最终会影响到电路性能。在寄生电容参数的提取过程中，如果不考虑工艺因素的变化，将导致电路性能模拟的不精确。已有研究表明这种不精确性会产生30 %的误差[1]。因此，为了准确分析时延、功率等性能参数，将工艺波动引入到寄生电容参数的提取和建模中是十分必要的。这对于建立具有DFM（Design for Manufacturability）意识的优化策略、减少不良的互连效应、提高芯片的成品率有着重要的意义。

传统上，互连线的寄生电容由两部分组成：同层耦合电容，一般用Cc表示；层间耦合电容，一般用Cv表示。随着工艺的进步，层间耦合电容Cv又分为上下层之间垂直耦合电容Carea和边缘耦合电容Cf，如图1所示。

图1 互连线寄生电容示意图Fig.1 Illustration of interconnect parasitic capacitance

1 基于电荷电容测量(CBCM)的原理及其测试结构

互连线的电阻是很容易计算的，而如何准确描述其电容特性则是一个难点。传统上对互连寄生电容的提取是通过测量水平或垂直相邻的两块平行金属板而得到[2，3]的。在这个测量过程中，实际上包含着两部分电容：探针与PAD之间的接触电容和互连线的寄生电容。在工艺节点较大时，探针与PAD之间的接触电容占总电容的比例很小，可以忽略。但随着互连线几何尺寸越来越小，在测量过程中的探针与PAD之间的电容占总电容的比例越来越大，机台没有办法直接测量到如此微小的电容，使得寄生电容提取的误差越来越大。一种基于电荷的电容测试方法CBCM（Charge Based Capacitance Measurement）可以较好地解决这个难题。它只需要设计很小的版图面积就能够实现互连线电容的精确计算，精度可达到0.01fF[4-9]。

CBCM基本测试结构由一对NMOS管和PMOS管连接成的伪反相器结构所组成，如图2所示。每一个伪反相器都有一个独立的栅极输入。图示中左边和右边是相同的结构，唯一的不同点是左边结构不包括待测互连线之间的电容。NMOS管和PMOS管的输入信号由两个不相重叠的脉冲信号组成，这是为了让两个MOS管在任何时候都能够开启，从而有电流通过所连接的金属连线。当PMOS管开启时，右边测试结构中的互连线电容被充电，这些电荷随后通过NMOS管被释放到接地端。通过这样的方式，产生了图2中的直流电I和I'。由公式(1)和(2)可得，这两个电流之间的差异Inet，被用来提取互连线的电容。

图2 基于CBCM方法的寄生电容提取原理图[4]Fig.2 Parasitic capacitance extraction based on CBCM method

2 基于CBCM 原理的测试结构设计

从CBCM测试结构的原理可以知道，该结构可以利用电流差值计算出同层或层间寄生电容。但在实际情况下，处于局部互连的导线，其上下层和同层周围区域一般都有互连线环绕。为了能够把同层互连线之间的寄生电容与上下层之间的寄生电容分离开来，我们设计了如图3所示的测试结构。在伪反相器的两边均含有测试结构，其中右边为主要测试结构，左边为辅助测试结构。在主测试结构的一侧，有一个为了测试同层耦合电容而添加的与电流计A3相连的NMOS管。辅助测试结构中互连线的长度是主测试结构中互连线长度的一半，这是为了消除由互连线一半长度引起的电容值以外的其它寄生电容，提高测试的精确度。

图3 基于CBCM方法的寄生电容提取示意图Fig.3 Proposed test structure based on CBCM

在该测试结构中，晶体管MN1，MN2，MN3具有相同的几何尺寸，MP1则与MP2具有相同的几何尺寸，且PMOS晶体管的宽度为NMOS晶体管的两倍。信号端GP/GN分别接PMOS和NMOS管的栅极，使能端EN接NMOS管MN3的栅极。PMOS管MP1和MP2的源极分别接电流计A1和A2。NMOS管MN3的源极通过电流计A3接地。NMOS管MN1和MN2的源极也接地。

3 基于CBCM原理的测试结构的测试

在测试过程中，信号GP，GN，EN具有相同的频率和不同的占空比。无论是选取哪一种频率进行测试，其测试过程大致如下：在一个测试周期中，首先GP，GN全部为高电平，EN为低电平，使伪反相器和晶体管MN3放电。为了放电彻底，这一过程需要足够的时间。接着，使GP保持高电平，GN为低电平，EN为高电平，使MN3开启，进入工作状态。然后使GP为低电平，两个PMOS管开启，电路进入充电状态。这时晶体管的源端会向与之相连接的互连线聚集电荷，从而电流计A1，A2，A3上数值将会上升。再使GP变为高电平，停止充电。然后将EN变为低电平，使MN3放电。最后，令GN变为高电平，让残余电荷通过晶体管MN1和MN2的源极流向地端。这样，一个充放电周期结束，如图4所示。

图4 测试过程的一个周期Fig. 4 Test procedure in one circle

在这个过程中，主测试结构与其周围的互连线和上下层平行板之间的耦合电容如下图5所示(I3：同层间耦合电容引起的电流；I1：主测试结构上由同层间和层间耦合电容引起的电流；I2：辅助测试结构上由同层和层间耦合电容引起的电流) 。

图5 测试过程中寄生电容的分布Fig.5 cross-sectional configuration of interconnect parasitic capacitance

在测试过程中，分别改变频率f和电压Vdd，可以得到不同的I1， I2与 I3，其频率的变化范围在1 K到10 MHz之间，电压则在0.3 V到3 V的范围内。这是因为，如果频率过高，对于伪反相器来说，在PMOS充电和NMOS放电之间的时间间隔就比较短，会导致放电还没结束就进行充电，使测量数据不准。电压值的选择，既要防止过高的电压把晶体管击穿，又要防止电压过低引起的亚阈值效应。对于任意一个互连线几何尺寸的CBCM测试结构，在测试过程中，通过改变电压和频率中的任一个值，而保持另外一个参数不变，相应地就会得到不同的电流值。这些电流值分别代表了与伪反相器或NMOS管相连的测试结构寄生电容的变化，而电流I1, I2, I3与电压、频率和电容之间的关系如公式(3)所示。

其中，Cctotal表示晶体管MN3上感应的电容。而总电容与单位长度上的寄生电容Cc又存在如下关系：

n表示右侧主测试结构总的插齿数。根据线宽和线间距的不同，每个结构中的插齿数是不同的。相对于与右侧伪反相器相连的n根插齿互连线，在MN3晶体管上共有(n+1)根互连线与其耦合，但最右侧的插齿处仅形成一个耦合电容。其它的插齿分别在其两侧存在寄生电容。相应地，主测试结构与辅助测试结构上总电容耦合情况如式(5)和式(6)所示。

其中，Cc代表单位长度同层相邻互连线之间的耦合电容；Cv代表单位长度上下层互连线之间的耦合电容；Cstray代表测试结构中由于器件参数失配等引起的误差电容。在这种有源测试结构中，由于测量方法本身已经比较精确，所以通常情况下假设同一结构中的Cstray近似相等。通过将以上两式相减，我们就可以得到几乎没有任何误差的寄生电容，如式7所示。

我们不仅需要考虑层间耦合电容，还需要将层间耦合电容进一步分离为两部分：层间垂直耦合电容Carea和层间边缘电容Cfringe，根据简单的平行板电容模型，它们之间满足公式(8)所示的关系。由此，可得单位长度的垂直耦合电容值与单位长度的边缘耦合电容值。

4 寄生电容的提取与结果分析

由于在纳米工艺下，铜互连和低K介质材料、以及双大马士革工艺的应用，会导致互连线寄生电学参数的改变，如化学机械抛光过程中出现的碟形和侵蚀缺陷导致互连线厚度、介质层厚度的变化，曝光过程中产生的线宽变化。由于这些变化直接导致了互连线电学参数的变化，因此，建立互连线宽度、厚度、间距、介质层厚度与寄生电容变化之间的联系是非常必要的。在上述测试结构中，互连线的宽度和间距按照设计规则的最小值（所参考的设计规则为0.065 um Logic 1P10M Salicide 1.0(G) or 1.2(LL)/1.8/2.5.or 3.3V Design Rule,Version 1.0）成比例变化。表1列出了该测试结构中互连线的线宽和间距变化。

表1 测试结构一览表(括号内为相应结构的密度)Tab.1 A list of test structures

通过如上的测试过程发现，如果互连线的宽度保持不变，其间距逐渐增加，那么，同层间的耦合电容逐渐减小，其趋势如图6所示。当线间距比较小时（≤0.2 um），随着线间距的增加，耦合电容近似指数曲线下降；当线间距较大时，耦合电容减小的趋势渐缓。传统上，两根具有一定厚度的导线出现这种情况的原因是，虽然线间距比较小，但线宽亦很小。对于193 nm的光刻机来说，采用各种分辨率增强技术，0.1 um以上的线宽足以在光刻过程中充分曝光，再加上线宽与间距比较一致，密度处于一个相对理想的状态，在化学机械抛光过程中基本没有发生碟形效应，互连线与其周围的介质处于同一水平面上，所以，同层耦合电容与间距的关系比较密切，随间距的变化明显。随着间距越来越大，互连线之间的相互作用力也越来越弱，制造过程中的化学机械抛光、刻蚀、淀积等步骤的工艺波动影响逐渐增强，耦合电容与线间距关系随之减弱。那么，为了得到完整的互连电容模型，在同层耦合电容的模型中首先需要考虑线间距的变化和工艺波动的影响。当然，线宽变化对同层耦合电容的影响不能忽视。这是因为当线宽较大时，互连线确切地存在着碟形效应，引起互连线厚度的变化。

图6 互连线同层耦合电容与线间距的关系Fig.6 Connection between intra-layer coupling capacitance and line space

为了完整表述出寄生电容与互连线几何尺寸的关系，需要考虑寄生电容的另一个重要部分：层间耦合电容。图7给出了层间耦合电容与线间距的关系图。一定宽度的互连线，同层间间距越大，层间耦合电容越大。当间距达到一定程度时，电容增加趋势逐渐缓慢，电容趋于一个定值。这是由于当线间距与线宽都很小的情况下，制造过程中出现的亚波长光刻效应和侵蚀效应使得互连线边缘圆化；而当线间距逐渐增加时，互连线边缘圆化效应逐渐减弱，垂直耦合电容趋于一个定值。通过对比不同宽度下的层间耦合电容可以发现：虽然线宽一定时，层间耦合电容随线间距近似线性变化，但线宽越宽时，这种线性趋势越明显。当线间距一定时，层间耦合电容随着线宽的增加，近乎线性的增加；并且，间距越大的互连线，线性趋势越明显。

图7 层间耦合电容随线间距变化关系图Fig.7 Connection between inter-layer capacitance and line space

图8给出了互连线边缘耦合电容值随宽度、间距的变化。同一间距下的互连线越宽，边缘耦合电容越大，有着近似直线的变化趋势。相同宽度不同间距的互连线，边缘耦合电容虽然也逐渐增大，但变化程度并不剧烈。相较于同一结构中的垂直耦合电容，边缘耦合电容达到上下层总耦合电容的70 %左右，是上下层耦合电容的主要部分。

图8 边缘耦合电容随间距、宽度变化趋势Fig.8 Connection between fringe capacitance and space,width

5 结束语

本文设计了精度达到0.01fF数量级的寄生电容有源测试结构。结合相应的制造工艺，实现了该结构并进行了测试，成功分离出了寄生电容的两个部分：同层互连线间耦合电容和层间耦合电容。结合简单的平行板电容模型进一步将层间耦合电容分离为层间垂直耦合电容和边缘耦合电容。从测试数据中得知，虽然层间耦合电容是寄生电容的主要部分，但同层耦合电容受工艺波动的影响逐渐加大。在层间耦合电容中，边缘耦合电容在线间距较小时，受工艺波动影响严重；对于较宽的互连线，垂直耦合电容受化学机械抛光等工艺步骤影响明显。该结构成功解决了随着工艺节点的增加，互连寄生电容提取准确度不高所导致的电容模型不够精确的问题。

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Interconnect Capacitance Test Structures Design and Realized Based on Charge Based Capacitance Measurement (CBCM) Technique for DFM

ZHANG Yong-hong, BI Ye
(Practicing and Training Center, Shanghai Second Polytechnic University, Shanghai 201209,P.R.China)

Interconnection parasitic capacitance is the dominant delay and noise source in modern integrated circuits. This paper presents a test structure and a characterization method based on charge based capacitance measurement technique. The method could be implemented to study the variability of physical parameters such as interlayer dielectric (ILD) thickness and interconnect drawn width reduction, which can in turn be used in process/device modeling for design-for-manufacturing applications.

Design for Manufacturability; Copper interconnect; Capacitance extraction; Test structures Design

TN405

A

1001-4543(2010)02-0117-07

2009-10-07;

2010-03-10

张永红（1982－），女，河南商丘人，硕士，研究方向为大规模与超大规模集成电路设计，电子邮件：yhzhang@pc.sspu.cn

上海第二工业大学校基金(No.QD209012)