陈旭辉，李进阳，李希密，陈 坤

(中国船舶重工集团公司第七二三研究所，江苏 扬州 225101)

0 引 言

频率源是通信、雷达、仪器、空间电子设备和电视等电子系统的心脏，其好坏直接影响电子系统的性能指标，而且射频系统性能的好坏也与所使用的信号源的性能密切相关。因而，频率合成技术是现代电子通讯的关键技术。快捷变、低相噪频率合成器是目前雷达等系统的研究热点，而高性能、小体积、低功耗、高集成度以及低成本频率合成器是通信等系统的研究热点[1]。

频率合成技术，由最初的模拟直接频率合成技术，到锁相环频率合成技术、直接数字式频率合成技术(DDS)，再到现在应用较广泛的锁相环(PLL)+DDS等多种合成技术复用的频率合成技术。随着毫米波技术的发展与突破，现代军事、国防等领域里的射频部件和系统为了系统的抗干扰能力，通信的保密性、集成性等功能，对射频微波信号源的性能提出了更高的要求，所以研究高性能、小型化的频率合成技术具有很重要的意义。

本文介绍了一种针对Ku频段小步进快捷变的低相噪频率合成器的设计方法，采用了低相噪的数字锁相技术和混频频率合成方案，在保证相对较快的跳频速度、较小的频率步进、较低的相位噪声等指标的基础上，实现了模块的小型化设计。

1 方案原理

1.1 频率源性能指标

该频率源的性能指标如表1所示。

表1 性能指标

1.2 原理分析

直接模拟合成法利用倍频(乘法)、分频(除法)、混频(加法与减法)及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快，通常小于100 ns，但是体积大、硬件多且难以集成，功耗大，电路成本高，现已较少单独使用。直接数字频率合成方法的分辨率主要由相位累加器的位数决定，相位累加器的位数越多则分辨率越高，并且直接数字频率合成的转换速度很快，可以达到ns级，但是受到数模转换器(DAC)工作频率的限制，频率合成器的输出频率也受到了限制，工作频率不高，且输出寄生频点较多；锁相环合成法通过锁相环完成频率的加、减、乘、除运算。该方法结构简化，便于集成，且频谱纯度高，输出频率容易控制，给制作体积小、性能稳定、成本低的频率合成器带来了方便，目前使用比较广泛。但锁相环存在高分辨率和快转换速度之间的矛盾：在输出频率一定、环路带宽不变的情况下，环路锁定时间随着参考频率的减小而增大，锁相环的分辨率等于参考频率，所以高的分辨率要求参考频率很小。解决高分辨率和快转换速度之间的矛盾可以调整环路带宽，带宽越大则锁定的时间越短，但环路的杂散和相位噪声又会产生较大的恶化。

基于锁相环的频率合成器通常由4个部分组成：鉴频鉴相器(PFD)，环路滤波器，压控振荡器(VCO)和可编程分频器，如图1所示。锁相环是一个相位误差控制系统，它比较输入信号和压控振荡器输出信号之间的相位差，产生一个关于2个信号相位差的误差电平，再通过环路滤波等处理实现对压控振荡器输出频率的控制，可以看出相位差和压控振荡器输出频率有固定的关系，在不断进行相位比较以及频率控制后，环路会进入一个稳定状态。当环路锁定时，输入信号与压控振荡器输出反馈的信号频差为零，相位差不再随时间变化，此时误差控制电压为一个固定值，压控振荡器输出频率经过分频和鉴相器输入频率相等。

图1 锁相环电路原理图

锁相分频方式同样也分为整数分频方式[2]和小数分频方式[3]。整数分频只能输出鉴相频率整数倍的目标频率，而小数分频输出则不受鉴相频率限制。根本区别主要在于分频器的设置上，整数分频分频比设置为N，为一个整数。而小数分频则是一种平均的方法，通过累加器的进位端控制双模分频器工作在2个整数分频比之间。当环路锁定后，小数分频锁相环输出信号平均频率Fout与输入信号频率Fres之间的关系为：

(1)

式(1)说明Fout是在Q个参考周期中进行(Q-a)次N分频和a次N+1分频来进行的。

整数分频锁相环的缺点在于只能输出整数倍的参考频率，若要提高输出频率的分辨率，很显然就要减小参考频率。当参考频率很小时，为了保证原来的输出频率，环路的分频比N就要增大。在整个锁相环中，除了参考频率被放大了N倍，输入参考信号源、鉴频鉴相器、电荷泵等具有低通传输特性的噪声源对锁相环输出信号的影响也被放大了N2倍。在很大的分频比N下，输出频率还是保持了原来的大小，而锁相环带内噪声其实是相应增加了。此外，通常情况下，为了保证环路系统的稳定性，环路滤波器的带宽至少为参考频率的1/10。于是，高频率分辨率就意味着更窄的环路带宽，从而增加了环路的建立时间，使得锁相环的频率切换速度变慢。

相比于整数锁相环，小数分频锁相环解决了高鉴相频率和高分辨率之间的矛盾，但是小数分频在每个分频周期，压控振荡器的输出信号经分频器分频之后的实时频率实际上与输入参考信号的频率是存在频率差的，这使得鉴频鉴相器的2个输入信号每个周期的输入都存在着相位差，并不断累积，直到超过1个相位周期，又会重新开始。因此，在小数分频的过程中，鉴频鉴相器上会出现锯齿状的周期性相位误差。如果不对这一误差进行处理而直接加到压控振荡器控制端，就会在锁相环的输出频谱中引入严重的小数分频杂散。若不除去小数分频杂散，锁相环的总体相位噪声特性会被恶化，导致锁相环性能严重降低甚至无法使用。所以，在使用小数分频器时，必须采用必要的措施来补偿小数分频器所带来的额外噪声。

1.3 设计方案

本文中的频率源频段范围较为特殊，根据一般的数字锁相环频率合成芯片计算，输出频率一般低于6 GHz，压控振荡器输出反馈到频合芯片需要外接分频器，分频比设置为4。此时频合芯片输出应为3XX9.5 MHz～3XX9.5 MHz，步进为2.5 MHz。此时如果直接使用整数分频方式，鉴相频率需要低于0.5 MHz，这样会使环路滤波器带宽过小，噪声抑制水平较差，并且锁定时间大于50 μs，不能满足系统需求。

此时若使用小数分频，可以实现较高的参考频率，从而获得较好的相位噪声、锁定时间等指标，小数分频锁相环鉴相器输出波形如图2所示。

图2 小数分频锁相环鉴相器输出波形

按照公式Fout=Fpfd(Nint+Nfrac/2M)，其中Fpfd为鉴相频率，Nint为整数部分分频比，Nfrac为小数部分分频比，M通常为24。如果Fpfd定为50 MHz，那么由Fres=Fpfd/2M，可得在此鉴相频率的情况下能够实现的最小频率精度Fres为2.98 Hz。很显然目标频率不能被最小频率精度整除，会产生较大的小数分频杂散，此杂散抑制性能在55 dBc，比较临界。因为一般小数杂散偏离主信号较近，高频输出时只能通过调节环路带宽来滤除，但是当环路带宽设置过小时，会影响频率的锁定时间和环路稳定性，难以满足系统设计指标。

本文所述方案，通过一个低频扫频源和一个高频点频源上变频来实现目标频段及其相应指标，通过此方案可以将小数分频和杂散抑制之间的矛盾独立开，实现各项指标的统一，系统原理见图3。

图3 系统原理框图

低频扫频源频段选择19X0～31X0 MHz，步进10 MHz；高频点频源频率设置为10XX8 MHz。

扫频源采用整数分频的方式，扫频步进为10 MHz，为了获得较好的相噪以及锁相时间指标，所以鉴相频率也设置为10 MHz，环路带宽设置为100 kHz，相位裕量45°。因为VCO的控制电压超过鉴相输出电压范围，使用有源环路滤波来提高控制电压。点频源设置为特殊的频点，采用小数分频，这样可以使扫频源能以整数分频的形式实现。同时小数分频的杂散可以通过改变环路滤波的带宽来进行有效的抑制，并且不受锁相时间和频率步进的限制。点频源设置鉴相频率为50 MHz，环路带宽设置为70 kHz，相位裕量45°，同样使用有源环路进行滤波。锁相环选择HMC704，整数分频模式下噪声基底-233 dBc/Hz，小数分频模式下噪声基底-230 dBc/Hz。压控振荡器则根据使用频段范围来进行选择。

锁相环相位噪声[4]NP=Nb+10lg (Fpfd)+20lgN，(其中NP为锁相环相噪声，Nb为噪声基底；Fpfd为鉴相频率，N为倍频比)。根据计算可以得出扫频源的理论相噪在-113 dBc/Hz，点频源的理论相噪在-107 dBc/Hz。结合实测试验数据如表2所示。

表2 点频与扫频源性能指标

混频相噪分析：当混频器输入的信号互不相关，混频器的输出相位噪声功率谱密度是2路输入信号之和[5]。因此，当2路输入信号的相位噪声相等时，可看作输出信号的相位噪声比输入相位噪声恶化了3 dB；若2路输入信号的相噪情况相近时，可按其中相噪水平较差一路信号的相噪值加上3 dB进行近似估算，所以最终输出相位噪声应在-102 dBc/Hz@1 kHz。

混频杂散分析：使用的混频器带内杂散抑制见图4，根据提供的混频器HMC554进行杂散结果仿真，结果见图5，可知落在带内的杂散阶数较高，且抑制度很高，可以不作考虑；杂散抑制在60 dBc以下的主要成分为RF，LO，2LO，RF-LO，2RF-LO，2RF+LO，2RF-2LO，2RF+2LO，RF-3LO，RF+3LO。根据杂散频段分布，计算出各杂散对于中频滤波的额外需求，结合通带带宽可以估算出一般的腔体带通滤波器能够满足指标。

图4 混频器带内抑制度图

最终输出杂散中除了混频非线性产生的杂散，还有本振、射频的谐波泄漏，这些谐波可以通过在混频前添加低通滤波器对扫频源以及点频源的输出信号进行谐波滤除处理。

功率指标实现较为简单，主要是对混频滤波后的信号进行放大、谐波处理，文中不再赘述。

2 测试结果

通过以上的理论与仿真分析，对实物进行最终测试。图6是频率切换时间的测试原理框图，通过脉冲发生器功分给出2路相同的脉冲信号，一路直接输入示波器作为参考输入，另一路通过控制频率源的频率切换控制字来实现2个频点的来回切换。输出部分外接滤波器抑制高频信号，使2个信号功率差值变大，便于提高检波后输入示波器的信号脉冲幅度。最后通过比较2个脉冲上升沿时延大小得出频率切换时间。

图6 频率切换时间测试原理框图

图7为测试频点在12XX8 MHz时，信号的相位噪声数值，可以看出1 kHz信号相噪在-100 dBc/Hz，和理论值相差不大。表3是目标频段内4个频点所测得的测试数据，相位噪声均高于-95 dBc/Hz@1 kHz，杂散抑制为68 dBc，明显优于直接小数分频，其余指标均能满足指标要求。

图7 相位噪声测试结果

表3 测试结果

3 结束语

测试结果表明，基于数字锁相技术和混频频率合成技术的方案，能够实现文中项目所提的指标，并且具有低成本、小型化、易于集成等特点。将整数分频和小数分频优缺点相互结合、扬长补短的方法也可以拓展到频率更高更为特殊的频段，为现代雷达、电子干扰与对抗等电子系统的频率合成器提供低成本、低功耗和高性能的解决方案。