邵晶波，王 丹，王 岩，张瑞雪

(1.哈尔滨师范大学计算机科学与信息工程学院，黑龙江 哈尔滨 150025； 2.哈尔滨金融学院计算机系，黑龙江 哈尔滨 150030)

1 引言

随着半导体工业制造技术不断发展，集成电路已进入超越摩尔定律时代。国际半导体技术路线图ITRS(International Technology Roadmap for Semiconductors)预测，到2021年，晶体管尺寸将不再缩小，传统的二维SoC已不能解决因互连线过长、功耗过高等问题而面临的严峻挑战，采用垂直硅通孔TSV(Through Silicon Via)技术的三维SoC由于缩短了互连长度，减少了电路延迟，提高了系统集成度和系统性能，已成为业界研究的热点。从中长期来看，基于TSV的晶片堆叠将占主要地位，而测试工作将面临的挑战之一为，需要一种新的可测性设计方法来缓解增加的测试仪测试时间和测试资源问题[1]。

与传统二维芯片不同，三维SoC测试分绑定前、绑定中、绑定后和封装[2]。绑定中测试指每新堆叠一层晶片就要对这个部分堆叠整体测试一次。它能更早地检测出三维SoC绑定中引入的缺陷，但会导致测试时间剧增[3]，热量分布不均[4]，测试成本高[5]等问题。若绑定中某一晶片或TSV出现缺陷，将导致所有晶片或TSV失效，则成品率下降。此外，IP核复用技术虽可使三维SoC开发周期缩短，但它自身不能访问嵌入式核。因此，三维SoC因良率损失和测试困难导致其测试优化更加困难而成为主要挑战[6]。如今，以测试封装和测试访问机制TAM(Test Access Mechanism)为架构的模块化测试已经成为三维SoC测试的主要方法。首先通过测试封装将不同IP核的I/O接口标准化，TAM通过I/O引脚传输测试数据，而且层间连接需有测试专用TSV。……