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低插入损耗的8 GHz~18 GHz CMOS无源延时线设计∗

2021-11-13明,徐

电子器件 2021年5期
关键词:方法设计

张 明,徐 琴

(1.成都职业技术学院软件学院,四川 成都 610041;2.重庆邮电大学移通学院,重庆 401520)

对于宽带相控阵系统等要求延时可控且工作频率较高的应用,基于无源二阶全通网络(APN)的延时模块[1-2]是较好的选择方案。与传统传输线延时结构相比,无源二阶APN 具有更高的延时带宽乘积[3],且集成面积更小。这两个特性促使无源APN电路被广泛用于实现高频集成延时电路。

与无源APN 相比,有源二阶APN 的电路尺寸通常要小得多。例如,Mondal 等人[4]提出了一种全通滤波器架构的2 GHz 有源延时单元,采用了0.18 μm CMOS 工艺,延时范围为0.25 ns~1.7 ns。但是,有源二阶APN 的使用仅限于工作频率小于几个GHz 的应用。对于在高频宽带上的应用来说,无源二阶APN 的适用性更好。但是,单个无源二阶APN的延时带宽乘积有时不足以提供所需群延时值,因此研究人员提出将多个相同的无源二阶APN 进行级联。例如,Hu 等人[5]提出了一种0.13 μm 工艺1 GHz~20 GHz 延时电路,最大延时为400 ps,获得了较小的延时误差。Moallemi 等人[6]提出了一种用于相控阵天线的宽带可控延时模块。但是,在此类设计方法中,随着群延时的增加或上限频率的增加,需要更多的无源APN 电路,这就导致了更大的插入损耗和更大的电路尺寸。

因此,本文设计了一种利用较少的级联无源APN 实现高群延时的新方法。该方法利用二阶APN 群延时频率响应的峰值特性,从单个APN 电路中提取更多的群延时,适用于高频宽带通应用。该方法在实现大群延时的同时,具有插入损耗低、电路尺寸小的优点。该无源延时线设计采用0.18 μm CMOS 工艺进行了具体实现,可在8 GHz~18 GHz的频段内提供120 ps 的最大延时和3.9 ps 的最小延时,延时步长为3.9 ps。……

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